JPH03214492A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
- Publication number
- JPH03214492A JPH03214492A JP2009685A JP968590A JPH03214492A JP H03214492 A JPH03214492 A JP H03214492A JP 2009685 A JP2009685 A JP 2009685A JP 968590 A JP968590 A JP 968590A JP H03214492 A JPH03214492 A JP H03214492A
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- JP
- Japan
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- port
- memory cell
- line
- bit line
- ports
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 43
- 230000006870 function Effects 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチポートメモリに関し、特に一つのポー
トから他のポートへ直接データを転送するマルチポート
メモリに関する。
トから他のポートへ直接データを転送するマルチポート
メモリに関する。
従来、この種のマルチポート間での直接のデータ転送に
は、バイパス回路が用いられていた。
は、バイパス回路が用いられていた。
第３図はこのデュアルポートメモリの一例を示すブロッ
ク図である。このデュアルポ−１・メモリは、Ａポート
側データ線６】をデュアルポートメモリセルアレイ１０
のＡポート側ビット線２７，２８またはバイパス線７４
と接続する切換スイッチ７１およびＢポート側データ線
６２をデュアルポートメモリセルアレイ１０のＢポート
側ビット線３７．３８又はバイパス線７４と接続する切
換スイッチ７２とを有している。
ク図である。このデュアルポ−１・メモリは、Ａポート
側データ線６】をデュアルポートメモリセルアレイ１０
のＡポート側ビット線２７，２８またはバイパス線７４
と接続する切換スイッチ７１およびＢポート側データ線
６２をデュアルポートメモリセルアレイ１０のＢポート
側ビット線３７．３８又はバイパス線７４と接続する切
換スイッチ７２とを有している。
この構成において、切換信号７３をハイレベルとした場
合、Ａポート側データ線６】がパイバス線７４を通して
、Ｂポート側データ線６２と接続される。
合、Ａポート側データ線６】がパイバス線７４を通して
、Ｂポート側データ線６２と接続される。
上述した従来のマルチポートメモリは、メモリセルアレ
イ１０の外部にバイパス用の信号線７４を必要とする横
成となっているため、このバイパス信号線用の領域が必
要であるという欠点がある。
イ１０の外部にバイパス用の信号線７４を必要とする横
成となっているため、このバイパス信号線用の領域が必
要であるという欠点がある。
本発明の目的は、バイパス信号線を必要とせず、メモリ
セルアルイ内のメモリセルを通し、両ポート間のデータ
転送を行うことができるマルチポートメモリを提供する
ことにある。
セルアルイ内のメモリセルを通し、両ポート間のデータ
転送を行うことができるマルチポートメモリを提供する
ことにある。
本発明の横或は、複数の入出力ボー１〜を有し、これら
入出力ポートうちの１つのポートから他のポートにデー
タを直接出力する機能を有するマルチポートメモリにお
いて、前記複数の入出力ポートに対して同一メモリセル
を選択する同一メモリセル選択回路を備え、その同一メ
モリセルをセル選択信号により選択し、このメモリセル
を介して前記１つのポートから他のポートへデータを転
送するようにしたことを特徴とする。
入出力ポートうちの１つのポートから他のポートにデー
タを直接出力する機能を有するマルチポートメモリにお
いて、前記複数の入出力ポートに対して同一メモリセル
を選択する同一メモリセル選択回路を備え、その同一メ
モリセルをセル選択信号により選択し、このメモリセル
を介して前記１つのポートから他のポートへデータを転
送するようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。
メモリアレイは、簡略化し、４×２構成のデュアルポー
トメモリセルアレイとしている。デュアルボ−１−メモ
リセルアレイ１０は、Ａ，Ｂ両ポート共通のメモリセル
１１〜１８と、各々のメモリセルのゲートを制御するＡ
ポート側ワード線２１〜，２４及びＢポート側ワード線
３１〜３４と、Ａポートとデータ入出力を行うＡポート
側ビット線２７．２８及びＢポートとデータ入出力を行
うＢポート側ビット線３７．３８と、Ａポートのビット
線の選択を行うＡポート側ビット選択信号２５，２６及
びＢポートのビット線の選択を行うＢポート側ビット線
選択信号３５．３６とから横成される。
トメモリセルアレイとしている。デュアルボ−１−メモ
リセルアレイ１０は、Ａ，Ｂ両ポート共通のメモリセル
１１〜１８と、各々のメモリセルのゲートを制御するＡ
ポート側ワード線２１〜，２４及びＢポート側ワード線
３１〜３４と、Ａポートとデータ入出力を行うＡポート
側ビット線２７．２８及びＢポートとデータ入出力を行
うＢポート側ビット線３７．３８と、Ａポートのビット
線の選択を行うＡポート側ビット選択信号２５，２６及
びＢポートのビット線の選択を行うＢポート側ビット線
選択信号３５．３６とから横成される。
本実施例は、メモリセルアレイ１０のＡ及びＢボー１・
側ワード線２１〜２４．３１〜３４とＡ及びＢポート側
ビット線選択信号２７．２８，３７，３８に接続される
両ポート同一セル選択回路４０を備え、両ポート同一セ
ル選択信号４１をハイレベルとした場合、Ａ，Ｂ両ポー
トともメモリセル１４を選択し、Ａポート側ビット線２
７はＢポート側ビット線３７と接続される。
側ワード線２１〜２４．３１〜３４とＡ及びＢポート側
ビット線選択信号２７．２８，３７，３８に接続される
両ポート同一セル選択回路４０を備え、両ポート同一セ
ル選択信号４１をハイレベルとした場合、Ａ，Ｂ両ポー
トともメモリセル１４を選択し、Ａポート側ビット線２
７はＢポート側ビット線３７と接続される。
第２図は本発明の第２の実施例のブロック図である。デ
ュアルポートメモリセルアレイ１０のワード線２１〜２
４．３１〜３４及びビット線選択信号２５．２６，３５
．３６に両ポート同一セル選択回路４０ａが接続される
。
ュアルポートメモリセルアレイ１０のワード線２１〜２
４．３１〜３４及びビット線選択信号２５．２６，３５
．３６に両ポート同一セル選択回路４０ａが接続される
。
本実施例では、両ポート同一セル選択回路４０ａ内に１
ビットレジスタ５０を備え、両ポート同一セル選択信号
４１によって選択されるメモリセルを変更することがで
きるため、メモリセルのデータが８換わってもよいメモ
リセルを選んでそれをデータ転送用のメモリセルをする
ことができる利点がある。
ビットレジスタ５０を備え、両ポート同一セル選択信号
４１によって選択されるメモリセルを変更することがで
きるため、メモリセルのデータが８換わってもよいメモ
リセルを選んでそれをデータ転送用のメモリセルをする
ことができる利点がある。
例えば、１ビットレジスタ５０が「１」の場合、ワード
線２４．３４がデータ転送用のワード線となり、逆に１
ビットレジスタ５０が「Ｏ」の場合、ワード前２３．３
３がデータ転送用のワード線となる。
線２４．３４がデータ転送用のワード線となり、逆に１
ビットレジスタ５０が「Ｏ」の場合、ワード前２３．３
３がデータ転送用のワード線となる。
以上説明したように本発明は、両ポートから同−のメモ
リセルを選択さぜることにより、そのメモリセルをして
一方のポートより他方のポートへデータを転送すること
が可能であり、メモリセルアレイの外部にあるバイパス
用の信号線を削除できるという効果がある。
リセルを選択さぜることにより、そのメモリセルをして
一方のポートより他方のポートへデータを転送すること
が可能であり、メモリセルアレイの外部にあるバイパス
用の信号線を削除できるという効果がある。
第１図，第２図は本発明の第１および第２の実施例を示
すデュアルポートメモリのブロック図、第３図は、従来
のデータバイパス機能を有するデュアルポートメモリの
一例のブロック図である。 １０・・・デュアルポートメモリセルアレイ、１１〜１
８・・・メモリセル、２１〜２４・・・Ａポート側ワー
ド線、２５．２６・・・Ａポート側ビット線選択信号、
２７．２８・・・Ａポート側ビット線、３１〜３４・・
・Ｂポート側ワード線、３５．３６・・・Ｂポート側ビ
ット線選択信号、３７．３８・・・Ｂポート側ビット線
、４０．４０ａ・・・両ポート同一セル選択回路、４１
・・・両ポート同一セル選択信号、５０・・・１ビット
レジスタ、６１・・・Ａポート側データ線、６２・・・
Ｂポート側テータ線、７１．７２・・・切換スイッチ、
７３・・・切換信号、７４・・・バイパス線。
すデュアルポートメモリのブロック図、第３図は、従来
のデータバイパス機能を有するデュアルポートメモリの
一例のブロック図である。 １０・・・デュアルポートメモリセルアレイ、１１〜１
８・・・メモリセル、２１〜２４・・・Ａポート側ワー
ド線、２５．２６・・・Ａポート側ビット線選択信号、
２７．２８・・・Ａポート側ビット線、３１〜３４・・
・Ｂポート側ワード線、３５．３６・・・Ｂポート側ビ
ット線選択信号、３７．３８・・・Ｂポート側ビット線
、４０．４０ａ・・・両ポート同一セル選択回路、４１
・・・両ポート同一セル選択信号、５０・・・１ビット
レジスタ、６１・・・Ａポート側データ線、６２・・・
Ｂポート側テータ線、７１．７２・・・切換スイッチ、
７３・・・切換信号、７４・・・バイパス線。
Claims (1)
- 複数の入出力ポートを有し、これら入出力ポートうちの
１つのポートから他のポートにデータを直接出力する機
能を有するマルチポートメモリにおいて、前記複数の入
出力ポートに対して同一メモリセルを選択する同一メモ
リセル選択回路を備え、その同一メモリセルをセル選択
信号により選択し、このメモリセルを介して前記１つの
ポートから他のポートへデータを転送するようにしたこ
とを特徴とするマルチポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009685A JPH03214492A (ja) | 1990-01-19 | 1990-01-19 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009685A JPH03214492A (ja) | 1990-01-19 | 1990-01-19 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214492A true JPH03214492A (ja) | 1991-09-19 |
Family
ID=11727066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009685A Pending JPH03214492A (ja) | 1990-01-19 | 1990-01-19 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214492A (ja) |
-
1990
- 1990-01-19 JP JP2009685A patent/JPH03214492A/ja active Pending
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