JPH03214493A - センス増幅回路及びそのソース抵抗の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （　Ａ’　Ｘ　ｌの利川分野〕 本発明は、メモリ装置、特に゛１′：導体ダイナミ，ク
Ｒ　Ａ　Ｍ装置のセンス増幅回路に関するものである。

〔従釆の技術〕

従来のセンス増幅回路を第１６図を用いて説明する。第
１６図において、（１）はセンス増幅部であって、　・
対のメモリアレイ部（２）に挟まれるように配置され、
メモリアレイ部（２）の各メモリセル（３）に結合を有
するピント線（４）に接続された複数のＮＭＯＳ型のフ
リップフ口，ブ型センス増幅回路（５）から構成されて
いる。（６）はセンス増幅回路（５）を構成するＮＭＯ
Ｓ型トランジスタ対の共通領域に接続された電１１供給
線の配線抵抗、（７）は前記電圧供給線に電源線（８）
を接続するためのスイ，千、（９）はセンス増幅回路（
５）に供給する電源線（８）の配線抵１ノ“してあって
、センス増幅回路《５）の共通ソースノードに直接接続
されている配線の抵抗（８）と、外ｉｉ１電隙を供給ず
るバ，ドからセンス増幅回路駆動スイッチ（７）の間ま
でのれ（ｔ）′Ｌを（９）で小している。

通常、Ｃ　Ｍ　Ｏ　Ｓ　Ｊ”！のダイナミノクＲＡＭの
回路では、ＮＭＯＳＩ’ｌ’ｌのセンス増幅回路だけで
はなく、Ｐ　Ｍ　Ｏ　Ｓ　ｌ’；’ｌのセンス増幅回路
もビット線対（４）に接続されて、これらビット線（４
）の増幅動作に寄１ノ．するが、ここでは説明をより明
確にするために敢えて、ＰＭＯＳ型のセンス増幅回路を
省略している。

次に、１・．記横成のセンス増幅回路の・連の動伯を第
１７図のタイミングチャートを兼ねた動作波形図を参照
しながら説明する。

Ｉ　　ｔ”ｔｏにおいて、行アドレスストローブイ，１
５ノか人力されるさ、行アドレスにより選択されたワー
ドｌｊ（１０）が１′／．ち１−がる。すると、メモリ
セル（３）に蓄積されていた電夕ｆとビｚ｝ｉｊ（４）
にｉｉ積されていた電信との＋＋ｒ配分によりピント線
（４）が八Ｖだけの電位Ｘを生じる。

ＩＩ　　ｔ＝ｔｏにおいて、センス増幅回路（５）の共
通ノース領域に接続された電圧供給線と電源線（８）と
を接続するスイッチ（７）をオンにする。

すると、ビ７｝線対（４）の電｛１′Ｉ差は片方のビ２
，ト線が低レベル側に増幅されることによって大きくな
る。第１７図の破線で小ｔように、ビット線が高レベル
側に増幅されているのは、第１６図においては図小して
いない通常のＣＭＯＳ型のセンス増幅回路ではＰ　Ｍ　
Ｏ　Ｓ　ｒｔ＞のセンス増幅回路も動作するからである
。第１６図に示すように、ＭＯＳ型のセンス増幅回路だ
けを動作させた場合には実線に小すように、ピント線の
，；゛ムレベル側への増幅は行われない。ここでは面中
のためにＰＭＯＳ型のセンス増幅回路の動作は説明しな
いが、ＮＭＯＳ型とは反対、つまり高レベル側にビット
線を増幅すること以外はＮＭＯＳ型と同じであるので説
明は省略する。

〔発明が解決しようとする課題〕

ところで、ダイナミノクＲＡＭの高集積化、高密度化に
伴い、チップ面積も増大し、チップ内部の一ｕ源線の配
線長も長《なり、配線抵抗による電圧降ドが増加する傾
向にある。史に、個々のデバイスのイ１．頼性や低消費
電力化のために、電源電圧を降月する傾向にある。

このため、１゛．記従来構成をこのような電源線（８）
の配線Ｊ＜の長い回路装置に適用した場合、先に述べた
配線抵抗（１９）による電圧降ドの影響は川に大きくな
る。特に、最人の電流を供給しな《ではならないセンス
増幅回路（５）の動伯時では、この電ｊ１降トにより人
きく供給電圧が降ドし、センス増幅回路（５）の増幅動
伯近延をｌ１じる。

次に、電１１供給線の配線抵抗（６）と市ｆＡ：Ｉ線（
８）の配線抵抗（９）とかセンス増幅回路（５）の増幅
遅延を誘允するプロセスを第１８図をｔ！！（ＩＬなが
ら説明する。

第１８図において、ｔ”ｔｏでワード線（１０）が選択
され、翫γら１゛．がると、そのワード線（１０）に接
続されたメモリセル（３）が接続されているビット線（
４）にメモリセノレ（３）にＩＱき込まれていた−１ｉ
も’ｔに対応して微小電｛ｔ／’，　Ｘが７＋’．Ｕる
。

已体的には、メモリセル（３）にＯＶかノＦき込まれて
いればΔＶＬが／ｌ　シるし、メモリセルにＶ，・，■
が８き込まれていれば後述するΔＶｌ＋　　（＝Ｖ２−
■，）か生じる。したがって、実際にはＦ＆１数のビッ
ト線（４）には−ΔＶＬの微小電位差が生じるものもあ
れば、ΔＶｌ１の微小電位差が生じるものもある。

第１８図には、メモリセル（３）に接続されているビッ
ト線（４）のうち、ｒｒ木のビット線（４》の中で（ｎ
−Ｉ）木のビット線（４）はΔＶ＋＋の微小電位差が牛
し、１本のビット線（４）だけがーΔＶＬの微小電位Ｘ
１が生じた場合を小している。

この場合、センス増幅回路（５）を駆動するためにｔ　
”　Ｌ　ｌ　　でスイッチ（７》をオンにすると、第１
６図に小すように、ＮＭＯＳ型のセンス増幅回路（５）
のトランジスタ対の』１通ソースノード波形はその時点
から、前記共通ソースノードのｌツ遊容ｉＪに蓄えられ
ていた電４Ｘ：ｒを掃き出しながら０■に向かってトが
っていく。

ｔ＝ｔ２の１１５点でセンス増幅回路（５）のトランジ
スタがオンになり、共通ソースノードと前記オンになっ
たトランジスタに接続されているビ，１・１１ｌ（４）
が複数本、前記トランジスタを介して接続されるので、
前記共通ソースノードの電イ）“Ｉは容１１１が大きい
複数本のビット，ｌ（４）の電位、つまりＶ１，．に　
一瞬、引寄せられることになる。１＝１２の時点でセン
ス増幅回路（５）のトランジスタがオンになり、動『Ｉ
を開始したセンス増幅回路（５）に接続されたビット線
（４）は増幅を開始するが、１＝ｔ２の時点てトランジ
スタがオンにならなかったセンス増幅回路（５）に接続
されたビ、，１・線（４）は増幅がなされないことにな
る。

第１８図に示すように、ｔ＝ｔ＋　の時点でセンス増幅
回路（５）が動作を開始できるものは、接続されている
ビット線（４）にΔＶｌｌの微小電荀差がｌ１シたもの
て、（ｎ−１）個のセンス増幅回路（５）が動伯を開始
し、接続されているビット線（４）を図小のように増幅
する。しかし、ただ１個のーΔ■１６の微小電（１’／
’．　ｔ’＋が／ｌ．Ｕたものは　瞬、，ＩＳ１レベル
側に引寄せられた共通ソースノードの電位がＮｒびＶ２
にトがるまて、つまりｔ＝ｔ：＋上なるまで全く動イ′
１を開始できないことになる。

ここで、（ｎ−ｌ）個のセンス増幅回路（５）が動作を
開始する共通ソースノード電（＋’ｌＶ＋　　と、１個
のセンス増幅回路が動作を開始する共通ソースノードｖ
２　との差は微小電位差ΔＶｌ＋である。

この現象がセンス増幅回路（５）の増幅Ｊ！Ｊ！雌の原
因である。この遅延時間ｔ＝ｔａ　と１　＝　１　：＋
の間隔てを−ｌ工及的に短くすることがダイナミックＲ
ＡＭのセンス増幅回路の設，：１には必四である。

１−述した遅妊時間τは先に述べた配線抵抗（６）（９
）に人き《依イｒすることは知られている乏ころで、今
後チップ面積の増大により配線抵抗（Ｇ）（９）が大き
くなれば、この問題は・層深刻となるものである。

以１゛の問題点は今後ダイナミ・ノクＲＡＭのｌ１゜７
１集積化、高密度化により、史にチップの人面積化によ
りセンス増幅回路に供給する電源電流が大きくなり、ま
た、配線抵抗も太き《なる傾向にあるで益々深刻化する
と考えられる。

木発明は、１ユ記のような問題点に鑑みてなされたもの
で、ビット線の増幅遅延を少なくすることができるセン
ス増幅回路を提供することを１１的とするものである。

〔課題を解決するためのｒ段〕 一記１１的を達成するために本発明の第１の構成ハ、メ
モリセルに結合を有する複数のビット線の各々に、接続
されたフリ，ブフロ，ブ型のセンス増幅回路において、
そのセンス増幅回路のトランジスタ対の各々を、複数の
並列接続されたトランジスタで構成し、これら・１６列
接続された複数のトランジスタは各々異なる電流駆動能
力を有するトランジスタにより横成されていることを特
徴とするものである。

木発明の第２の構成は、センス増幅回路のトランジスタ
対の各々を、複数の並列接続されたＭＯＳ型トランジス
タで構成し、その並列接続されたＭ　Ｏ　Ｓ　Ｍ：Ｉ　
トランジスタの各々は異なるソース扛Ｃ　ｂ”Ｌをイ１
するＭ　Ｏ　Ｓ　＋Ｉ；Ｉ　｝ランジスタで構成されて
いることを１，′Ｉ徴とするものである。

本発明の第３の構成は、センス増幅回路のトランジスタ
χ・１の共通ソース領域に接続された電１１供給線に付
加容：１１を接続することを特徴とするものである。

木発明の第４の構成は、各センス増幅回路のトランジス
タ対のしきい値電圧は、前記共通ソース領域に接続され
た電圧供給線に電源線を接続するスインチが設けられた
場所から遠い側の前記しきい値電圧．を近い側のものよ
り小さくしてあるることを特徴とするものである。

本発明の第５の構成は、各センス増幅回路のトランジス
タ対の電流駆動能力は、前記共通ソース領域に接続され
た電圧供給線に、電源線を接続するスインチが設けられ
た場所から遠い側の前記電ゲｔ駆動能力を近い側のもの
より大きくしてあることを特徴とするものである。

本発明の第６の構成は、メモリセルに結合を有する複数
のビット線対の各々に、ソース領域を共通にして接続さ
れた複数のセンス増幅回路のトランジスタ対を構成する
トランジスタの各々を、酸化膜で゛Ｉ１導体基板と゛完
全に分離された活性化領域に形成し、前記トランジスタ
の基板電位を各々、前記活性化領域の接地場所で異なる
ように設定してあることを特徴とするものである。

本発明の第７の構成は、メモリセルに結合を有する複数
のビット線対の各々に、ソース領域を共通にして接続さ
れた複数のセンス増幅回路のトランジスタ対を構成する
トランジスタ各々を、酸化膜で丁導体基板と完全に分離
された活性化領域に形成し、前記トランジスタの基板電
位を決定する前記話ｔ’＋化領域のＪ．（板電位の供給
部と前記共通ソース領域の電ｆ台の供給部とを共用させ
ていることを特徴とするものである。

木発明の第８の構成は、メモリセルに結合を何する複数
のビ７｝線対の各々にソース領域を共通にして接続され
た複数のセンス増幅回路をＣＭＯＳＩＩｌ′１の７リッ
プフロソプで構成し、ＮｊＦのＭＯＳトランジスタ対の
前記共通ソース領域に接続された電圧供給線に電源線を
接続するスイン千を、前記ソース領域を共通にして列方
向に４１んた複数のセンス増幅回路群の１一端あるいは
ド端に設け、／Ｊ　、Ｐ　型のＭＯＳトランジスタ対の
前記共通ソ−ス領域に接続された電ＩＩ供給線に電源線
を接続するスイ，チは前記Ｎ型のＭＯＳ｝ランジスタ対
用のスイッチとは反対の端に設けることを特徴とするも
のである。

本発明の第３の構成は、メモリセルに結合を有する複数
のビット線対の各々にソース領域を共通にして接続され
た複数のセンス増幅回路を構成するＭＯＳ型トランジス
タのしきい値電汁を、同・゛１１導体メモリチップＩ−
に形成される前記センス増幅回路以外の回路を構成する
ＭＯＳ型トランジスタのしきい値電圧より小さく設定す
ることを特徴とするものである。

本発明のソース抵抗形成方法は、メモリセルに結合を有
する複数のビット線の各々に接続されたフリソブフロッ
プ型のセンス増幅回路における並列接続されたＭＯＳヤ
１トランジスタのソース６ず」域を゛１１導体基板の活
性化領域１−で隣接する２つのゲート電極の間に設け、
その領域にＬ　Ｉ）　Ｉ）低潰度ｌｌ人を行い、次に、
前記２つのゲー１・電極にｌｆいに小なる程度に側壁酸
化膜を付？’ｔさせ、次１一稈のソース・ドレイン高ｃ
Ｊ瓜ｒｌ入のマスクとすることを特徴とするセンス増幅
回路のソース抵抗の形成ノ」ｌ人である。

〔作　　　用〕

本発明の第１の構成によると、初期の増幅時においては
、・１ｒ列接続されたトランジスタ対の内、電流駆動能
方の小さいノ」のトランンスタ対を用いるために、共通
ソースノードとビット線との結合が弱くなり、前記共通
ソースノードが人き《、ビット線、ブリチャージ電位に
引寄せられることはな＜、１゜．述した増幅遅廷τは小
さくなる。′ｉｉ廷時間τ経過した後、全てのビット線
に接続されたセンス増幅回路が初期増幅を開始した時点
で、史に、推列接続されたトランジスタ対の内、電流駆
動能方の人きいノ』のトランジスタ対も駆動させること
ができるので、１一述した増幅Ｊ！Ｌｌ廷τは小さくで
き、全体のビット線増幅もＩ，Ｌ　（できる。

本発明の第２の構成によると、初期増幅においては、複
数のセンス増幅回路の内、他より早期に動伯を開始した
ものは、そのトランジスタ対自体がイＩするソース１１
（抗により電圧降トをｌ１じ、その＋１１．期に動ｆ１
を開始したトランノスタ対の電流駆動能力を抑える力向
に働く。このため、共通ソースノードの電位が複数のビ
ット線の電位に大きく引寄せられることもなく、最も遅
れて動作を開始するセンス増幅回路が大きく取り残され
て、大きな増幅遅廷を誂発することを防１１．できる。

本発明の第３の構成によると、容｝４値を最適化してや
れば、ビット線電位に引寄せられる程度も小さ《でき、
増幅遅起は小さくなるので、ソースノ一ドを共通にした
全てのセンス増幅回路が動伯を開始できるソースノード
電位に達するまでの遅雌時間を抑えることができる。

本発明の第４の構成によると、共通ソースノードに接続
された電圧供給線の配線抵抗による電圧降トの影響をし
きい値電圧の差で吸収できるので、センスアンプドライ
バーの近くに配置されたセンス増幅回路の増幅動作に比
較して、遠い側に配１？７されたセンス増幅回路の増幅
が極端に人きく遅れることを防ぐことができる。

木発明の第５の構成によると、共通ソースノードに接続
された電圧供給線の配線抵抗による電ＩＩ降ドの影響で
、増幅動伯か遅れ勝ちなセンスアンプドライバーか遠い
側に配置されたセンス増幅回路の電流駆動能力を１−げ
、逆に近い側のセンス増幅回路の電流駆動能力をドげる
ことで前述した最も速い増幅動ｆ’＋のセンス増幅回路
と最も遅い増幅動作のセンス増幅回路の増幅時間の差を
小さくすることができ、その現象による増幅が速いビッ
ト線が遅いビット線へ′ｊえる１渉ノイズの影讐や前述
した従束例の問題点なとは抑制することができる。

本発明の第６の構成によると、センス増幅回路のトラン
ジスタ対それぞれが他のトランジスタ対と基板を共通に
しないようにすることによって形成でき、基板電位をＩ
’ｌｌｌ＋に配置場所に依４ｒＬて設定することが１工
能であり、１．述したウェルを用いる方法よりも，；ｈ
集積化がＩＩＪ能である。

本発明の第、７の構成によると、トランジスタ対ｈ１に
ソ一なる基板電位を設定したいときに別途、基板電位供
給１１を形成する領域を設ける必殼もなく、レイアウト
曲積も小さくて済む。また、トランジスタ対のソース電
極部と基板電極部が共通になっているため、前述した電
１１供給線の配線抵抗による電１１降ドが牛したとして
もその１％で、センスアンプドライバーから遠い領域に
配置されたトランジスタ対のノ１ｔ板−ソース電極間電
位差が大きくなり、増幅Ｊ！！！ｆｄの少ない高速のセ
ンス増幅回路が実現できる。

本発明の第８の構成によると、電圧供給線の配線抵抗に
よる電１［降ドのために、スイッチから遠い側に配置さ
れているＮ型のセンス増幅回路のゲートーソース間電１
１．が小さくならないようにしてやれば、Ｎ型のセンス
増幅回路の増幅遅延分をＰ型のセンス増幅回路で補って
やることができる。

木発明の第９の構成によると、センス増幅部のトランジ
スタ対のしきい値電圧を周辺回路やメモリセル部で使わ
れ′Ｃいるトランジスタのしきい値電圧よりも小さ《設
定することができる。

本発明のソース抵抗の形成方法によると、レイアウト面
積も小さく抑えることができ、電流駆動能方の人きなト
ランジスタ対との＋Ｍｉ列接続が１Ｉ能になる。

〔実　施　例〕

第１図〜第１５図に本発明の実施例に係るセンス増幅回
路の回路図さ動作波形図を小す。なお、これらの図に小
す各実施例の回路において、第１６図及び第１７図に小
した従来例の回路と基本的には構成並びに動伯が共通す
る部分には共通の符吋を付してＩｒ１Ｎを避けるために
その詳細な説明を省略する。

第」つＪｉ例一 第１図は本発明の第１実施例に係るセンス増幅回路を，
Ｊ＜シており、第１図（Ａ）は“ｔ．価回路を、第１図
（Ｂ）はその貝体的なレイアウトを小している。

これらの図において、（Ｉ１）は電流駆動能方の大きい
トランジスタ対、（＋２１はトランジスタ対（１１）と
比較して電流駆動能方の小さいトランジスタ対である。

この実施例においＣは、両７（ｍ（＋２）の電流駆動能
方の差をＭＯＳ型トラ／ジスタのゲート長を変えて実現
した。（１３）は大能力トランジスタ対（１１）の共通
ソースノードに接続された電圧供給線、（＋４）は電流
駆動能方の小さい方のトランジスタ対（１２）の共通ソ
ースノードに接続された電圧供給線である。

（１５）はトランンスタ対のゲート電極と、ビット線（
４）とを接続するコンタクト、（ＩＧ）（＋７）４；ｔ
ソレぞれ前記共通ソースノードと電圧供給線（＋３Ｈｌ
４）を接続するコンタクト、（＋８）はトランジスタ対
のドレイン電極と前記ビ．７ト線（４）とを接続するコ
ンタクトである。

１一記構成によれば、まず初期増幅においては、市流駆
動能方の小さい方のトランジスタ対（＋２）Ｌか駆動さ
れないようにすると、従来例で述べたように、共通ソー
スノードが複数のピント線（４）と電流駆動能方の小さ
い方のトランジスタ対（１２）を介して強く結合するこ
とはないので、共通ソースノードが大きくビット線電位
に引寄せられることもなく、従来例き比較して増幅遅延
時間τは小さ《できる。

また、トランジスタ対（１２）の電流駆動能力が小さい
ことによる増幅遅鉦は初期増幅を行い、全てのビット線
（４）が他に取り残されずに増幅を開始した特点で、電
流駆動能方の大きい方のトランジスタ対（ＩＩ）も駆動
を開始させることで解決できる。

史に、この実施例においては、初期増幅において、ゲー
ト長の人きなＭＯＳ｝ランジスタを用いるので、感度劣
化のＬ因であるしきい値電圧のプロセスばらつきを抑制
する効果も期待できる。

■λ允丘叶 第２図及び第３図は本発明の第２実施例に係るセンス増
幅回路を示している。なお、これらの図に／Ｊ《す回路
において、前記第１実施例の回路と共通する部分には共
通の符号・を付して屯複を避けるためにその訂細な説明
を省略する。

第２図（Ａ）は等価回路を、第２図（Ｂ）はその具体的
なレイアウトを小している。これらの図において、（２
１）はＭＯＳＩ−ランンスタ対（１２）のソース抵抗で
ある。このソース抵抗は第２図（Ｂ）のレイアウト図に
小すように、トランンスタ対（Ｉ２）のゲ一ト電極に挟
まれた活性化領域に形成する。その際、ゲート電極の間
隔によってソース抵抗（２１）は自由に設定することが
できる。

第３図（Ａ）は第２図（Ｂ）の盟８１ク拡人図、第３図
（Ｂ）は第３図（Ａ）における切断線■一■に沿う断而
図である。これらの図において、特に、大きなソース抵
抗（２ｌ）が必認である場合には、第３図（Ｂ）に小す
ように、ソース領域である前記ゲート電極で挟まれた活
性化領域に低膿度Ｌ　Ｉ）　ｌ）　ｉｌ人（２２）が行
われても、ソース・ドレイン高／ロ度ｌト人（２３）は
行われないように、前記ゲート電極に側壁酸化膜（２４
）を付着させることで前記高虜度注入（２３）がソース
領域ではマスクされ、比較的大きなソース抵抗《２１》
を得ることができる。

この実施例のような構成にすれば、まず初期増幅におい
ては、複数のビット線（４）に各々接続された複数のセ
ンス増幅回路（５）のうち、他より早期に動ｆ１を開始
したもの、つまり前記共通ソースノードとビット線（４
）の間にトランジスタ対（１２）を介して電流を流した
ものは、そのトランジスタ対自体が有するソース抵抗（
２１）により電１１降ドをｌ１シ、その＋，！期に動ｆ
’＋を開始したトランノスタ対（！２）の電流駆動能力
を抑える方向に働《。このため、第１実施例において説
明したように、前記共ｉ１ｒｌソースノードの電位が複
数のビット線（４）の電イ一’ｔに人き《引寄せられる
こともな《、最も遅れて動ｆ’＋を開始するセンス増幅
回路（５）が人きく取り残されて、大きな増幅ｊ！Ｉ！
延を誘発することを防１１できる。

また、前記ソース抵抗（２１）の形成方法として、第２
図（Ｅｌ）及び第３図（Ａ）（Ｂ）に小した方法を用い
るき、レイアウト面積も小さく抑えることができ、，Ｌ
流駆動能方の人きなトランジスタ対（　ｌ　ｌ　）　ト
（８　５列接続が１丁能になる。

第４図は第１、第２実施例に小したセンス増幅回路（５
）の駆動時におけるタイミングチャートを兼ねた動０波
形図である。

第１、第２実施例で説明した掻列接続されたトランジス
タ対（ＩＩ）（１２）のうちの電流駆動能方の小さい方
のトランジスタ対（１２）またはソース抵抗（２ｌ）が
接続されている方のトランジスタ対を１＝１。で第Ｉの
センスアンプ活性化信シノで駆動して初期増幅を行い、
ｔ”ｔ＋　で電流駆動能方の大きなトランジスタ対（Ｉ
１）またはソース抵抗（２１）が接続されていない方の
トランジスタ対を第２のセンスアンプ活性化信号で駆動
する。

このような駆動方ｉノ、によれば、第１１第２実施例の
センス増幅回路（５》において、前述のように高速なビ
ット線増幅を実現できる。

第ＩＪ直例一 第５図は本発明の第３実施例に係るセンス増幅Ｈ路の回
路図である。この図において、（２５）はＭＯＳトラン
ジスタで形成した容κである。この容＋，｝（２５）を
センス増幅回路（５）（５゜）の共通ソースノードに接
続された電圧供給線に接続したものである。ここで、付
加容１＋ｔ（２５）の容１誹値は複数のビット線（４）
の１ツ遊容ｆ＋ｊ（２Ｇ）に比べて無視できない程１艷
の値、つまり数１・〜数＋’ｌ′ｐＦ程度の値である。

第６図はＭＯＳ｝ランジスタで形成した容１，ｔを接続
したセンス増幅回路の共通ソースノードの動作波形図で
ある。

この実施例の構成によれば、第６図に小すように、容：
１Ｆ値を最適化してやれば、時間Ｌ　＝　ｔ　ｒ　にお
いてピント線電位に引゛市せられる４′一度も小さくで
き、先に述べてきたような増幅遅延は小さくなる。例え
ば、容；旧直が大きい方の容：ＩＩＣ＋　を前記電圧供
給線に接続しておいた場合には、時間ｔ＝ｔｏと１＋　
の間は電圧供給線の容ｌｉｔが大きいので、容１．ｔ値
が小さい方の容１ｓＥ　Ｃ　２を接続した場合に比べて
電イ☆の降ド速度が遅くなっているが，　１＝１の時点
でビット線（４）の電位に引寄せられる晴が少なくなる
ので、ソースノードを共通にした全てのセンス増幅回路
（５Ｈ５’）が動作を開始できるソースノード電位Ｖ＝
Ｖ２に達するまでの遅延時間は容１ｉｊ　Ｃ　＋　の場
合がτ１、容ｆ＋ｔ　Ｃ　：！の場合がτ２となり、そ
の差Δτは遅廷を抑えることができる。

次に、前述した電圧供給線に接続する付加容１１ｋの構
成について述へる。

第７図（Ａ）は共通ソースノードの一Ｕ位とゲート，Ｕ
極（２９　Ｈ３０　）の制御電ローの電位とのタイミン
グチャート、第７図（Ｂ）は共通ソースノード電荀とゲ
ー１・電極電位との差と、容ｆＩｔ（２５）の容κ値と
の関係を小すグラフである。

第５図の破線で囲まれた部分が、前記ＮＭＯ　Ｓ’？！
　、Ｐ　Ｍ　Ｑ　Ｓ型のトランジスタ対の共通ソースノ
ードに接続された電圧供給線（２７）（２Ｂ）にそれぞ
れ接続される付加容κである。図示例ではＮＭＯ　Ｓ型
トランジスタのソースとドレイン電極を共通に前記電１
ト供給線（２７　）（２８　）にそれぞれ接続し、それ
ぞれのゲート電極（２９Ｈ３０）の電位を第７図（Ａ）
に／１＜すように、初期増幅の開始時ｔ＝ｔｌｌ〜１＝
１と、その以後ｔ　：　Ｌ　＋　以降で変化させ、【。

〈１＜１＋　では第７図（Ｂ）に小すように、ＭＯＳ｝
ランジスタ容ｆａｔ（２５）が最人の容ｊｊｔ値Ｃ　ｗ
ａｘをもつようにｔ）ｔｌ　ではＭＯＳ｝ランジスタを
カッＩ・オフさせ、最小の容ｉＩ１値Ｃ　ｓｉｎをもつ
ようにする。

・方、第８図（Ａ）は第５図で示した破線で囲まれた部
分、つまり電圧供給線（２７Ｈ２８）に接続する付加容
ｌ，１．の横成を，１《す回路図、第８図（Ｂ）は電１
１供給線の電位をｔＪ＜すタイミングチャート、第８図
（Ｃ）は電）１供給線電位と電６；【電位との差と、容
：Ｉ１，（２５）の容ｉＩｉ値との関係を小ナグラフで
ある。

第５図で，１＜シた構成とは異なり、前記ＮＭＯ　Ｓ”
Ｐ！　ｓ　Ｐ　Ｍ　Ｏ　Ｓ型のトランジスタ対のソース
とドレイン電極を共通にして、それぞれ接地線（電源線
）（８）と内部ｖｔ．。線（３！）に接続し、それぞれ
のゲート電極を前記電Ｉ１供給線（２７　）（２８　）
にそれぞれ接続する。

この構成によれば、＋］ｉ＋記センス増幅回路の駆動ス
イッチ（７Ｈ７’）をオンにすることで、前記電１１供
給線（２７）（２８）の電位が第８図（Ｂ）に，１＜す
ように、・ノｊはＩ．Ｇ５Ｖから０．０■に向かって、
もう　一方は１．Ｇ５Ｖから３．３Ｖに向かって変化す
る。これによって、第８図（Ｃ）に，１《すように、前
記ＮＭＯＳ型容１漬｝（２５）、ＰＭＯＳ型容！，Ｉ：
（２５゜）は自然に最人の容ｉ＋１−　１ｎｌ　Ｃｍ　
ａ　ｘから最小の容１．１値Ｃａｉｎ　ヘ’＆化するも
のである。

以１，、第５図及び第８図に示したＭ　Ｏ　Ｓ　’．リ
の付加容：璽１により前述した初期増幅の段階で共通ソ
ースノードの電位が複数のビット線（４）の電位に大き
く引寄せられることもな《、それによる遅延は抑えられ
る。また、付加的に設けられた共通ソースノードの容１
１１も初期増幅後は前述したように、小さくなるような
構成になっているので、その共通ソースノードの付加容
：Ｉ１による遅延の影響は小さく抑えることがＩＩＩ能
である。

第』つＪ直例一 第９図は本発明の第４実施例に係るセンス増幅回路を小
す構成図である。なお、第９図はセンス増幅回路のトラ
ンジスタレベルの回路図については第１６図に４＜され
た従来例や、第５図に／Ｉ《された実施例に小すものと
同・であるので省略し、半導体メモリチップ１−におけ
るメモリアレイ部（２）とセンス増幅部（１）　、セン
スアンプドライバー（３２）の相１１’．　位置関係に
ついてのみ小す。

第９図において、ｙｔｈ，はセンス増幅回路としてのセ
ンスアンプアレイｌ内のセンスアンプトランジスタ対の
しきい値電圧、ｖｔｈ２はセンス増幅回路としてのセン
スアンブアレイ２内のセンスアンブトランジスタ対のし
きい値電圧、Ｖｔｈ：＋はセンス増幅回路としてのセン
スアンブアレイ３内のセンスアンプトランジスタ対のし
きい値電川、Ｖｔｈ４はセンス増幅回路としてのセンス
アンプアレイ４内のセンスアンプトランジスタ対のしき
い値１ｈ　ｌ１テアッテ、ｌ　Ｖｔｈ４１　＞　ｌ　Ｖ
ｔｈ：＋　　ｌ　＞　ｌ　ｖｔｈ２　　＋＞ｌＶｔｈｌ
　　１である。

複数のビット線（４）にそれぞれ接続されたセンス増幅
回路（５Ｈ５’）は、ほぼ１０００個〜２０００個、ソ
ースノードを共通にして接続され、センスアンプドライ
バー（３２）により同時に活性化される。

本発明の第４実施例はその複数のセンス増幅回路（５）
（５’）を構成するＭＯＳ型トランジスタ対のしきい値
電圧をセンスアンプドライバー《３２》に近い領域に配
置されたものはと高く設定し、遠い領域に配置されたも
のほど低く設定するものである。

この実施例の構成によれば、前記共通ソースノ−　ｌ’
に接続された電１１：供給線の配線抵抗（６）による電
圧降ドの影讐、つまり前記トランジスタ対のゲートーソ
ースノード間電圧の減少の影響をしきい値電圧の差で吸
収できるので、センスアンプドライバー（３２）の近《
に配置されたセンス増幅回路の増幅動作に比較して、遠
い側に配置されたセンス増幅回路の増幅が極端に大きく
遅れることを防ぐことができる。また、しきい値電圧の
設定はイオン注入１奮１．を；レ１御することで容易に
設定できる。

第ｆｆｉ例一 第１０図は本発明の第５実施例に係るセンス増幅回路を
示す構成図である。なお、第１０図は第９図と同様、セ
ンス増幅回路のトランジスタレベルの回路図については
第１６図に示された従来例や、第５図に示された実施例
に示すものと同−・であるので省略し、゛１１導体メモ
リチップ−１ユにおけるメモリアレイ部（２）とセンス
増幅部（Ｉ》、センスアンプドライバー（３２）の相ｌ
ｌ：位置関係についてのみホす。

第ｌＯ図において、Ｌ＋　はセンスアンプアレイｌ内の
センスアンプトランジスタ対のゲート長、Ｌ２はセンス
アンブアレイ２内のセンスアンプトランジスタ対のゲー
ト長、Ｌ：Ｉはセンスアンブアレイ３内のセンスアンプ
トランジスタ対のゲート長、Ｌ４はセンスアンプアレイ
４内のセンスアンプトランノスタ対のゲートＩＱであっ
て、Ｌ４＞Ｌ：＋　＞　Ｌ２　＞　Ｌ＋　である。

この実施例は、その複数のセンス増幅回路（５）（５゜
）を構成するＭＯＳ型トランジスタ対のゲート長をセン
スアンプドライバー（３２）に近い領域に配置されたも
のほど１＜ク設定し、遠い領域に配置されたものはと短
く設定することで、遠いものはと電流駆動能力を大きく
、近いものほど電流駆動能力を小さくできる。

この実施例の構成によれば、前記」（通ソースノードに
接続された電圧供給線の配線抵抗（６）による電圧降ド
の影響、つまりトランジスタ対のゲートーソースノード
間の減少の影讐て、増幅動伯がｈれ勝らなセノスアンプ
ドライバー（３２）が遠い側に配置されたセンス増幅回
路の電流駆動能力を１げ、逆に近い側のセンス増幅回路
の１６〆イＣ駆動能力をトげるこ上て前述した最も速い
増幅動伯のセンス増幅回路と最も遅い増幅動ｒ＋のセン
ス増幅回路の増幅時間の差を小さくすることができる。

したがって、その現象による増幅が速いビット線か遅い
ビット線へ′ｊえる１渉ノイズの影響や前述した従来例
の問題点なとは抑制することができる。

第３ｆｆｉｉ外 第ｌｌ図は本発明の第６実施例に係るセンス増幅回路を
小す構成図である。なお、第１１図は第９図及び第１０
図と同様、センス増幅回路のトランジスタレベルの回路
図については第１６図に小された従来例や、第５図に小
された実施例に小すものと同一であるので省略し、丁導
体メモリチ，ブ１−におけるメモリアレイ部（２）とセ
ンス増幅部（１）、センスアンプドライバー（３２）の
相Ｉ＋’．　４ｒ’ｔ置関係についてのみ，１＜す。

第１１図において、ＶＢＢ＋　はセンスアンブアレイｌ
内の基板電も゜ｆ．ｓ　ＶＢＢ２はセンスアンプアレイ
２内のノ１ξ板電１：ｔ、Ｖ　ＲＢ　：ｌはセノスアン
プアレイ３内の基板電位、ＶＢＢ４はセンスアンブアレ
イ４内のｊ＋ｌ電（ｉ’ｒてあっ”ｃ、Ｉ　ＶＢＢ４　
　１　＞　ｌ　ＶＢＤ：ｌ　　ｌ　＞ｌ　ＶＢｓｚ　　
ｌ　＞　ｌ　Ｖａｅ＋　　ｌである。

この実施例は、その複数のセンス増幅Ｈ路（５）（５゛
）を構成するＭＯＳ型トランジスタ対を形成する／．１
ｌｖ：化領域の基板電位をセンスアンプドライバ−（３
２）に近い領域に配置されたものほど基板一ソース間電
位差の絶対値が太き《なるように設定し、遠い領域に配
置されたものはと前述絶対値が小さくなるように設定す
る。

この実施例の構成によれば、第４実施例において明らか
にしたように、センスアンプドライバー（３２）に近い
領域に配置されたものほど前記トランジスタ対のしきい
値電圧が大きく、遠い領域に配置されたものはと前記し
きい値電Ｉ１が小さくなるので、第４実施例と同様の降
ドか期待できる。

この実施例のように、センスアンブアレイ部ごとに基板
電｛１゜ｌを別々に説定するためには、それぞれ別々の
ウェル内に前記センス増幅回路を構成するこきで実現で
きるか、次に別の方法でそのことを実現した発明につい
て述べる。

第１２図は第６実施例のセンス増幅回路の形成時におけ
る゜楳部を小しており、第１２図（Ａ）は拡大断面図、
第１２図（Ｂ）は同゛１′面図である。

これらの図をＩ　！！（｛　Ｌ，なから第６実施例のセ
ンス増幅回路の形成方法の・例について述べると、゛１
１導体基板１・．に選択的に反応シ１イオンエッチング
によりｗ方的にノ＾板１゛．にトレンチを形成し、次に
そのトレンチ内を基板の深い部分で特に強く酸化し、そ
の酸化膜が隣接した１・レンチ内の酸化部と接触する稈
度に酸化することで、そのトレンチに挾まれた領域が前
記゛１′：導体基板から完全に前記酸化膜（３３）によ
り分離されるプロセス技術を用いてセンス増幅回路のト
ランジスタ対それぞれが他のトランジスタ対と基板を共
通にしないようにすることによって形成でき、基板電荀
を自１１１に配置場所に依イｆして設定すること力（Ｉ
Ｉｆ能であり、１−述したウェルを用いる方法よりも，
＋’＋ｉ集積化が１工能である。

次に、前述した完全分離技術を用いたセンス増幅回路の
形成方法の他の例について述べる。

第１２図において、（３４）（Ｆ５）は前記センス増幅
回路の共通ソースノードに接続された電１１供給線であ
る。（３４Ｈ３５）と別番−３にしているのは、前述し
たようにセンス増幅回路の配置場所でＵいγした電圧供
給線を用いていることを小している。

（３６）は前記共通ソースノードと前記電１１供給線と
のコンタクトである。（３７）はこの実施例のポイント
である前記共通ソースノードを前記電圧供給線（３４Ｈ
３５）と接続し、史に、丁導体基板とは酸化膜（３３）
により完全に分離された領域（３８）の基板電位の供給
ＩＩとを接続するコンタクトである。このＰｊ／　分は
前述したコンタクト部であると同時に、同領域（３７）
に領域（３８）と同じ導電Ｑ＋ｌのイオン７１人を行う
ためのマスク１）旧１部にもなる。

この実施例の構成によれば、前記形成ノ」法の例のよう
に、トランジスタ対毎にＷなるノ＾板電４１′Ｉを設定
したいときに別途、基板電位供給１１を形成する領域を
設ける必要もな《、レイアウト面積も小さくて済む。

また史に、大きな効宋として、前記トランジスタ対のソ
ース電極部と基板電極部が共通になっているため、前出
した電１１供給線の配線抵抗（６）による電圧降ドが生
じたとしてもその影響で、センスアンプドライバー（３
２）から遠い領域に配置されたトランジスタ対の基板一
ソース電極間電位差が人き《なる。つまり、基板バイア
ス効果の影響でしきい値電圧が人きくなるという問題点
は避けることができる。したがって、増幅ｊ！ｔＭの少
ない高曲のセンス増幅回路が実現できる。

第１１１Ｊ直例一 第１３図は木発明の第７実施例に係るセンス増幅回路を
小す回路図である。なお、第１３図は第１６図に小され
た従来例や第５図に示された実施例と基本的には同じで
あるので、同・部には同・各号・を付して詳細な説明は
省略する。

この実施例のポイントは、第９図〜第１１図に小したよ
うに、センスアンプドライバー（３２）ヲ？ＳＪ数のセ
ンス増幅回路からなるセンス増幅部（１）の１端あるい
はド端というように、　方のみに配置するのでなくて、
Ｎ型のセンス増幅回路（５）を話Ｖ１化するセンスアン
プドライブスイッチ（７）はド端に、Ｐ型のセンス増幅
回路（５゛）を活性化するセンスア／ブドライブスイＩ
チ（７′）は１一端にそれぞれ配置するというこ上であ
る。

この実施例の構成によれば、前述したように電圧供給線
の配線抵抗（６）による電１１降ドのために例えばＮ　
７１，りのセンスアンプドライブスイッチ（７）から速
い側に配置されているＮ　Ｉｆｌｌのセンス増幅回路の
ゲートーソース間電圧が小さ《ならないようにしてやれ
ば、ＮＪ’ｉ’！のセンス増幅回路の増幅遅延分をＰ型
のセンス増幅回路で補ってやることができる。

このような構成にし、Ｎ型のセンス増幅回路の市流駆動
能力とＰ型のセンス増幅回路の電流駆動能力とを等しく
してやれば、前記１一端に配置されたセンス増幅回路も
、ド端に配置されたセンス増幅回路も同じ速さでビット
線を増幅できるので、１０００〜２０００個の同時に活
性化されるセンス増幅回路のセンス増幅■，￥間のばら
つきも小さくなり、前＄したように速く増幅されている
ビット線から遅れて増幅されているビット線への１渉／
イズの影響を小さく抑えることか１■能である。

第上ユｊ１外 第１４図は木発明の第８実施例に係るセンス増幅回路を
小す構成図である。第１４図に小すものはメモリチ，ブ
をセンス増幅部（１）とメモリセル部（２）とローデコ
ーダ一部（３９）と、その他の周辺回路（４０）の半導
体メモリチップ１−の配置関係を小したもので、トラン
ジスタレベルの回路図はセンス増幅部（１）に関しては
、第１６図に示された従来例や第５図に示された実施例
と基本的に同・であるので詳細な説明は省略する。

本発明のポイントは第１４図に示すように、センス増幅
部（１）のトランジスタ対（５）または（５′）のしき
い値電圧Ｖ　ｔＳＡをローデコーダ一部（３９）やその
他の周辺回路（４０）やメモリセル部（２）で使われて
いるトランジスタのしきい値電ＩＩ　ＶｔＰＨ　，　Ｖ
ｔＭよりも小さく設定することである。

第１５図はこの実施例におけるビｙト線（４）の動作波
形図である。この図に示すように、センス増幅回路の電
源電圧の降１１化により益々センス増幅回路のトランジ
スタの動作がしきい値電＋＋ｖｔｈを（！！（視てきな
い領域で′４１われるようになってきた。

なお、第１５図において、センス増幅回路の電流駆動力
は、 Ｗ ＩＳＡ父１１ｎ　　ＣＯＸ（ＶＢＬ−Ｓ　−ｖｔｈ）　
２Ｌ （Ｉｌｌ，、 ＶＢＬ−Ｓ　：ビソト線電荀一共通ソース電位ｖｔｈ：
センス増幅回路のしきい値電圧Ｗ：センス増幅回路のチ
ャネル幅 Ｌ：センス増幅回路のチャネル長 μ，ｌ　：センス増幅回路の移動１床 Ｃｏｘ　：センス増幅回路のゲート酸化膜容ＩＩＩＩ　
ＳＡ　：センス増幅回路の駆動電流である。

また、ｌ　Ｖｔｈ：４＋　＜　ｌ　Ｖｔｈ，　　ｌであ
り、ｙｔｈ，，は周辺回路（４０）より低いしきい値電
ｊ１、Ｖｔｈ＋　は周辺回路（４０）と同・のしきい値
電ｌ１である。

ＩＢＭビットｌ）　Ｒ　Ａ　Ｍや６４Ｍビットｌ）　Ｒ
　Ａ　Ｍでは、前記電源電１１も３．３Ｖとなり、ｌ／
２　Ｖｎ・センスｈ式を用いると、センス増幅回路は初
１り１動作において、ゲートーソース間電圧〜Ｉ．Ｇ５
Ｖとなり、しきい値電圧を０．７　Ｖや０．８Ｖに設定
すると、センス増幅回路の動作時の電流駆動能力がしき
い値Ｕ月の影響を大きく・受けることがわかる。前記電
流駆動能力を人きくするためには、しきい値電圧を０．
０ｖ付近まで小さくすることが好ましい。

・ノハセル部のトランジスタはメモリセルの保持特性に
影響するので、しきい値電圧を小さくすることは不可能
で、周辺回路もスタンバイ電流の低減のためにしきい値
電圧を大きくドげるごとは好ましくない。

しかし、センス増幅回路を構成するトランジスタ対（５
）（５゜）はソース電位を自由に変動させるこ乏が１■
能であるので、しきい値電Ｉ１−を〜０．ＯＶ付近に設
定してもソース電位を制御することで、トランジスタ２
Ｊ（５）（５’）をカントオフすることは１丁能である
。１・述したことから、センス増幅回路部のトランジス
タ対（５）（５’）のしきい値電圧Ｖ　ｔＳＡのみ、他
の周辺回路のしきい値電ＩＩ：　Ｖ　ｔＰ｝ｌやメモＪ
セルのしきい４ｎｉ電圧ＶｔＭより小さくすることがｕ
Ｊ能で、その効果は大きい。

〔発明の効果〕

以１−説明したように、本発明の第１の構成によれば、
初期の増幅時においては、並列接続されたトランジスタ
対の内、電流駆動能方の小さい方のトランジスタ対を用
いるために、八通ソースノードとビット線との結合が弱
《なり、前記共通ソースノードが人き《、ビット線、プ
リチャージ電位に引寄せられることはな＜、１．述した
増幅ｈａでは小さ《なる。遅延時間τ経過した後、全て
のビット線に接続されたセンス増幅回路が初期増幅を開
始した時点で、史に、並列接続されたトランジスタ対の
内、電流駆動能方の大きい方のトランジスタ対も駆動さ
せることができるので、１・，述した増幅遅延τは小さ
くでき、全体のビット線増幅も早くできる。

本発明の第２の構成によれば、初期増幅においては、複
数のセンス増幅回路の内、他よりｌｔｌ朋に動作を開始
したものは、そのトランジスタ対自体が有するソース抵
抗により電１１降ドを牛し、その甲期に動作を開始した
トランジスタ対の電流駆動能力を抑える方向に働く。こ
のため、共通ソースノードの電位が複数のビノ｝線の電
位に大きく引寄せられ・ることもな《、最も遅れて動作
を開始するセンス増幅回路が大きく取り残されて、大き
な増幅ＭＭを誘発することを防＋１−できる。

本発明の第３の構成によれば、容ＩＩｔ値を最適化して
やれば、ビット線電位に引寄せられる程度も小さくでき
、増幅遅廷は小さくなるので、ソースノードを共通にし
た全てのセンス増幅回路が動作を開始できるソースノー
ド電位に達するまでの遅廷時間を抑えることができる。

本発明の第４の構成によれば、共通ソースノードに接続
された電圧供給線の配線抵抗による電圧降ドの影響をし
きい値電圧の差で吸収できるので、センスアンプドライ
バーの近くに配置されたセンス増幅回路の増幅動伯に比
較して、遠い側に配置されたセンス増幅回路の増幅が極
端に大きく遅れることを防ぐことができる。

本発明の第５の構成によれば、共通ソース／一ドに接続
された電圧供給線の配線抵抗による電圧降ドの影響で、
増幅動作が遅れ勝ちなセンスアンプドライバーが遠い側
に配置されたセンス増幅回路の電流駆動能力を１．げ、
逆に近い側のセンス増幅回路の電流駆動能力を１・げる
ことで前述した最も速い増幅動伯のセンス増幅回路と最
も遅い増幅動ｆ１のセンス増幅回路の増幅時間の差を小
さくするこ七ができ、その現象による増幅が速いビット
線が遅いビット線へ′Ｊえる１渉ノイズの影響や前述し
た従未例の問題点などは抑制することができる。

本発明の第６の構成によれば、センス増幅回路のトラン
ジスタ対それぞれが他のトランジスタ対．！：　Ｊ．（
板を共通にしないようにすることによって形成でき、基
板電位を自１：１に配置場所に依存して設定することが
Ｉｌｌ能であり、１述したウェルを用いるノ』法よりも
品集積化か１エ能である。

木発明の第７の構成によれば、トランジスタ対ｉＩ自こ
異なる基板電位を設定したいときに別途、基板電位供給
１１を形成する領域を１没ける必゜楳もなく、レイアウ
ト面積も小さ《て済む。また、トランジスタ対のソース
電極部とノ，（板電極部が共通になっているため、前述
した電圧供給線の配線抵抗による電１１降ドが生じたと
してもその影響で、センスアンプドライバーから遠い領
域に配置されたトランジスタ対の基板一ソース電極間電
位差が大きくなり、増幅遅姓の少ない高速のセンス増幅
Ｈ路が実現できる。

本発明の第８の構成によれば、電圧供給線の配線抵抗に
よる電１１，降ドのために、スイッチから遠い側に配置
されているＮ’？ｌのセンス増幅回路のゲートーソース
間電圧が小さくならないようにしてやれば、Ｎ’Ｆのセ
ンス増幅回路の増幅遅姓分をＰＩｆｌｌのセンス増幅回
路で捕ってやることができる。

本発明の第９の構成によれば、センス増幅部のトランジ
スタ対のしきい値電圧を周辺回路やメモリセル部で使わ
れているトランジスタのしきい値Ｕ月よりも小さく設定
することができる。

本発明のソース抵抗の形成方法によれば、レイアウト面
積も小さく抑えることができ、電流駆動能方の人きなト
ランジスタ対との・ＩＣ列接続が１ｆ能になる。

以１一装するに、木発明に係るセンス増幅回路によると
きは、ソース電極を共通して接続されている１０００個
〜２０００個のセンス増幅回路のトランジスタ対の増幅
動ｆ１において、最も速い増幅動作を行うトランジスタ
対と最も遅廷して増幅動作を１１うトランジスタ対との
時間差を小さくできるので、メモリとしての高速読み出
しがＩＩＩ能であると同１１，ヘに、速い増幅動作が行
われているトランジスタ対から遅い増幅動作が行われ゜
Ｃいるトランジスタ対への１渉ノイズの影響も小さくす
ることが＋＋ｌ能であり、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るセンス増幅回路を小
し、第１図（Ａ）は等価回路図、第１図（Ｂ）はその貝
体的なレイアウト図、第２図及び第３図は木発明の第２
実施例に係るセンス増幅回路を小し、第２図（＾）は等
価回路図、第２図（Ｂ）はその貝体的なレイアウト図、
第３図（＾）は第２図（Ｂ）の゜及部拡大図、第３図（
Ｂ）は第３図（Ａ）におけるυノ断線ＩＩＩ−ＩＩＩに
沿う断而図、第４図は第１、第２実施例に小したセンス
増幅回路の駆動時におけるタイミングチャートを兼ねた
動作波形図、第５図は木発明の第３実施例に係るセンス
増幅回路の回路図、第６図はＭＯＳ｝ランジスタで形成
した容ｌｉｔを接続したセンス増幅回路の共通ソースノ
ードの動作波形図、第７図（Ａ）は共通ソースノードの
電荀とゲート電極の制御電圧の電位とのタイミングチャ
ート、第７図（Ｂ）は共通ソースノード電位とゲート電
極電位との差と、容噛の容晴値との関係を，１＜すグラ
フ、第８図（Ａ）は第５図で示した破線で囲まれた部分
の構成を示す回路図、第８図（Ｂ）は電圧供給線の電位
を示すタイミングチャート、第８図（Ｃ）は電１！供給
線電位と電源電位との差と、容＋，｝（２５）の容：ｌ
（値との関係を小ナグラフ、第９図は本発明の第４実施
例に係るセンス増幅回路を小す構成図、第ｌθ図は本発
明の第５実施例に係るセンス増幅回路を４＜す横成図、
第１１図は本発明の第６実施例に係るセンス増幅回路を
小す構成図、第１２図は第６実施例のセンス増幅回路の
形成時における要部を小し、第１２図（Ａ）は拡大断面
図、第１２図（Ｂ）は同・１４而図、第１３図は本発明
の第７実施例に係るセンス増幅回路を小す回路図、第１
４図は本発明の第８実施例に係るセンス増幅回路を小す
横成図、第１５図は同実施例におけるビット線の動作波
形図である。従来のセンス増幅回路を第１６図は従束例
のセンス増幅回路を小す回路図、第１７図は同回路のタ
イミングチャートを兼ねた動作波形図、第１８図をビッ
ト線、ワード線、トランジスタ対の共通ソースノードの
タイミングチャートを』ｋねた動伯彼形図である。 （３）・・・メモリセル、（４）・・・ビット線、（５
）（５’）・・・センス増幅回路、（７）（７’）・・
・電１１供給線に電６；（線を接続するスイッチ、（Ｉ
１）（＋２）・・・・１１列接続されたトランジスタ対
、（１３ＨＩ４）・・・電ｊ１供給線、（１６）（１７
）・・・共通ソース領域、（２１）・・・ソース抵抗、
（２５）・・・付加容：ｌ１。 第３図（Ａ） ■ ｍ 第３図（Ｂ） ｉ／ｌイオン注入 （Ｊ　：　７ｌｇ人フＩｌｌ隻 第４図 第６図 Ｆｔｏ ｔ１ ｔｚ 一６３４− Ｋ　≧ １　禮 第８図（Ｂ） 第８図（Ｃ） （電ｌ！供給！ＩＩ１２７．２８の電もシ）の絶対値 （電ＩＱ市（１冫） 第９図 第１０図 〆 メモリセルアレイ 第１１図 第１３図 ９ 第１５図

Claims (1)

1. 【特許請求の範囲】 １　メモリセルに結合を有する複数のビット線の各々に
   接続されたフリップフロップやのセンス増幅回路におい
   て、そのセンス増幅回路のトランジスタ対の各々を複数
   の並列接続されたトランジスタで構成し、その並列接続
   された複数のトランジスタは各々異なる電流駆動能力を
   有するトランジスタから構成されていることを特徴とす
   るセンス増幅回路。 ２　複数の並列接続されたトランジスタは、各々ゲート
   長の異なるＭＯＳ型トランジスタから構成されている請
   求項１記載のセンス増幅回路。 ３　異なるゲート長を有するＭＯＳ型トランジスタの並
   列接続で構成されたセンス増幅回路のトランジスタ対を
   各々、同じゲート長を有するＭＯＳ型トランジスタ対毎
   に独立に共通ソース領域を設け、ゲート長が大きい方の
   トランジスタ対の共通ソース領域に小さい方の共通ソー
   ス領域より先に電圧供給源を接続してある請求項２記載
   のセンス増幅回路。 ４　メモリセルに結合を有する複数のビット線の各々に
   接続されたフリップフロップ型のセンス増幅回路におい
   て、そのセンス増幅回路のトランジスタ対の各々を、複
   数の並列接続されたＭＯＳ型トランジスタで構成し、そ
   の並列接続されたＭＯＳ型トランジスタの各々は異なる
   ソース抵抗を有するＭＯＳ型トランジスタで構成されて
   いることを特徴とするセンス増幅回路。 ５　メモリセルに結合を有する複数のビット線の各々に
   接続されたフリップフロップ型のセンス増幅回路におけ
   る並列接続されたＭＯＳ型トランジスタのソース領域を
   半導体基板の活性化領域上で隣接する２つのゲート電極
   の間に設け、その領域にＬＤＤ低濃度注入を行い、次に
   、前記２つのゲート電極に互いに重なる程度に側壁酸化
   膜を付着させ、次工程のソース・ドレイン高濃度注入の
   マスクとすることを特徴とするセンス増幅回路のソース
   抵抗の形成方法。 ６　異なるソース抵抗を有するＭＯＳ型トランジスタの
   並列接続で構成されたセンス増幅回路のトランジスタ対
   を各々、同じソース抵抗を有するＭＯＳ型トランジスタ
   対如に独立に共通ソース領域を設け、ソース抵抗が大き
   い方のトランジスタ対の共通ソース領域に、小さい方の
   トランジスタ対の共通ソース領域より先に電圧供給線を
   接続してある請求項５記載のセンス増幅回路のソース抵
   抗の形成方法。 ７　メモリセルに結合を有する複数のビット線の各々に
   接続されたフリップフロップ型のセンス増幅回路におい
   て、そのセンス増幅回路のトランジスタ対の共通ソース
   領域に接続された電圧供給線に付加容量を接続すること
   を特徴とするセンス増幅回路。 ８　ＭＯＳ型トランジスタのソース電極とドレイン電極
   を共通に接続し、その共通接続部をセンス増幅回路のト
   ランジスタ対の共通ソース領域に接続された電圧供給線
   に接続し、前記ＭＯＳ型トランジスタのゲート電極の電
   位は前記センス増幅回路の初期動作のときには前記ＭＯ
   Ｓ型トランジスタがオンになる程度の電位として、その
   後前記ゲート電極の電位を前記ＭＯＳ型トランジスタが
   カットオフする電位に変化させるものである請求項７記
   載のセンス増幅回路。 ９　ＮＭＯＳ型トランジスタのソース電極とドレイン電
   極を共通に第１電源に接続し、前記ＮＭＯＳ型トランジ
   スタのゲート電極を、センス増幅回路のＮＭＯＳ型のト
   ランジスタ対の共通ソース領域に接続された電圧供給線
   に接続し、同様にＰＭＯＳ型トランジスタのソース電極
   とドレイン電極を共通に第２電線に接続し、前記ＰＭＯ
   Ｓ型トランジスタのゲート電極を、センス増幅回路のＰ
   ＭＯＳ型トランジスタ対の共通ソース領域に接続された
   電圧供給線に接続してある請求項８記載のセンス増幅回
   路。 １０　メモリセルに結合を有する複数のビット線の各々
   にソース領域を共通にして接続された複数のセンス増幅
   回路において、各センス増幅回路のトランジスタ対のし
   きい値電圧は、前記共通ソース領域に接続された電圧供
   給線に電源線を接続するスイッチが設けられた場所から
   遠い側の前記しきい値電圧を近い側のものより小さくし
   てあるることを特徴とするセンス増幅回路。 １１　メモリセルに結合を有する複数のビット線対の各
   々にソース領域を共通にして接続された複数のセンス増
   幅回路において、各センス増幅回路のトランジスタ対の
   電流駆動能力は、前記共通ソース領域に接続された電圧
   供給線に、電源線を接続するスイッチが設けられた場所
   から遠い側の前記電流駆動能力を近い側のものより大き
   くしてあることを特徴とするセンス増幅回路。 １２　メモリセルに結合を有する複数のビット線対の各
   々に、ソース領域を共通にして接続された複数のセンス
   増幅回路のトランジスタ対を構成するトランジスタの各
   々を、酸化膜で半導体基板と完全に分離された活性化領
   域に形成し、前記トランジスタの基板電位を、各々前記
   活性化領域の配置場所で異なるように設定してあること
   を特徴とするセンス増幅回路。 １３　メモリセルに結合を有する複数のビット線対の各
   々に、ソース領域を共通にして接続された複数のセンス
   増幅回路のトランジスタ対を構成するトランジスタ各々
   を、酸化膜で半導体基板と完全に分離された活性化領域
   に形成し、前記トランジスタの基板電位を決定する前記
   活性化領域の基板電位の供給部と前記共通ソース領域の
   電位の供給部とを共用させていることを特徴とするセン
   ス増幅回路。 １４　メモリセルに結合を有する複数のビット線対の各
   々にソース領域を共通にして接続された複数のセンス増
   幅回路をＣＭＯＳ型のフリップフロップで構成し、Ｎ型
   のＭＯＳトランジスタ対の前記共通ソース領域に接続さ
   れた電圧供給線に電源線を接続するスイッチを、前記ソ
   ース領域を共通にして列方向に並んだ複数のセンス増幅
   回路群の上端あるいは下端に設け、一方、Ｐ型のＭＯＳ
   トランジスタ対の前記共通ソース領域に接続された電圧
   供給線に電源線を接続するスイッチは前記Ｎ型のＭＯＳ
   トランジスタ対用のスイッチとは反対の端に設けること
   を特徴とするセンス増幅回路。 １５　メモリセルに結合を有する複数のビット線対の各
   々にソース領域を共通にして接続された複数のセンス増
   幅回路を構成するＭＯＳ型トランジスタのしきい値電圧
   を、同一半導体メモリチップ上に形成される前記センス
   増幅回路以外の回路を構成するＭＯＳ型トランジスタの
   しきい値電圧より小さく設定することを特徴とするセン
   ス増幅回路。