JPH03214941A - パターン同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、エラーレート測定器のパターン同期装置に
関する． 『従来の技術』 デシタル伝送系のエラーレートを測定するには、測定す
べきデジタル伝送系の入力側において測定用パターン発
生部からパターン長が所定ビット長（一般に２Ｎ−１ビ
ット》の測定用パターンを得て、これをデジタル伝送系
に供給し、デジタル伝送系の出力側において入力側の測
定用パターン発生部と同様の基準パターン発生部からデ
ジタル伝送系に供給された測定用パターンと同様の基準
パターンを得て、これとデジタル伝送系を通して得られ
た入力パターンとを比較することによってデジタル伝送
系を通じて得られた入力パターンのエラーを検出し、こ
のエラーの単位ビット長あたりの数をカウントする． この場合、基準パターン発生部から得られる基準パター
ンがデジタル伝送系を通じて得られた入力パターンに同
期していないと入力パターンにエラーがなくてもエラー
があると判断されてしまうので、基準パターン発生部に
対しては、これから得られる基準パターンを入力パター
ンに同期させるパターン同期装置を設け、このパターン
同期装置によって基準パターンが入力パターンに同期し
た状態で入力パターンのエラーをカウントする．従来、
このようなエラーレート測定器のパターン同期装置は、
特願昭６２−３２４８３１号などに示されるように、ク
ロック発生部からのクロックによって基準パターン発生
部から得られる基準パターンとデジタル伝送系を通じて
得られた入力パターンを比較して、基準パターンが入力
パターンに一致しないときには基準パターン発生部への
クロックの供給を一時禁止して基準パターン発生部から
の基準パターンの発生を一時停止させることによって基
準パターン発生部から得られる基準パターンの位相を修
正する、クロック抜き方式と呼ぶべき構成にされている
．したがって、基準パターンが入力パターンに同期する
までのクロック抜き動作の最大回数は基準パターンおよ
び入力パターンのパターン長に等しくなる． ［発明が解決しようとする課題』 しかしながら、上述した従来のクロック抜き方゛式のパ
ターン同期装置においては、基準パターン発生部におい
てクロックのエッジから基準パターンのデータが発生す
るまでの間に時間の遅れなどが存在し、実際には１回の
クロック抜き動作に対して１００ナノ秒程度のロス時間
を見込まなければならないので、例えば入力パターンお
よび基準パターンのパターン長が２ｘｓ　　１ビット（
８Ｍビット）であるときには同期に要する最大時間が１
００　Ｘ　１０−”秒Ｘ８Ｘ１０”　−０．８秒　　　
・・・（１）になるが、例えば入力パターンおよび基準
パターンのパターン長が２ｓ＋　　１ビット（２Ｇビッ
ト）であるときには同期に要する最大時間が１００ＸＩ
Ｏ−’秒Ｘ２Ｘ１０啼＝　２００秒　　　・・・（２》
になるというように、入力パターンおよび基準パターン
が超長大パターンである場合には同期に要する最大時間
がきわめて長くなる不都合がある．そこで、この発明は
、エラーレート測定器のパターン同期装置において、入
力パターンおよび基準パターンが超長大パターンである
場合でも同期に要する最大時間が著しく短くなるように
したものである． 「課題を解決するための手段」 この発明においては、Ｍ系列（最大周期系列）発生器を
有し、このＭ系列発生器にクロックが連続的に供給され
ることによってパターン長が２′４一ｌビットの所定の
パターン内容のＭ系列からなる基準パターンが得られる
基準パターン発生部と、上記Ｍ系列発生器へのクロック
の供給を阻止することによって上記基準パターン発生部
の出力として上記Ｍ系列の１パターンにおける特定の連
続したＪビットのデータ内容（ＪはＮ以上の、そのＪビ
ットのデータ内容に等しいデータ内容のデータ列が上記
１パターン中に１回しか現れない数）に等しいデータ内
容の待ち受けパターンを発生させて、その待ち受けパタ
ーンに上記Ｍ系列からなる入力パターンが一致するか否
かを検出し、その待ち受けパターンに上記入力パターン
が一致したとき以降において上記Ｍ系列発生器にクロッ
クを連続的に供給することによって上記基準パターン発
生部から上記基準パターンを発生させる検出制御部とを
設ける。

「作　用」 パターン長が２４−１ビットのＧ（ｘ）　＝ｘ’　＋ｘ
＋１なる生成多項式で表現される、１パターンのデータ
内容が１１１１０００１００１１０１０となるＭ系列に
おいては、連続した４ビットのデータ内容は第４図のデ
ータ列２１〜Ｚ１５に示すように４ビットすべてが０で
ある場合を除いた１５種類になるとともに、すなわち連
続した４ビットのデータ内容の種類数はパターン長に等
しいとともに、連続した４ビットのデータ内容が例えば
１１１１というような特定のものは１パターン中に１回
しか現れないことから明らかなように、一般にパターン
長が２Ｎ−１ビットのＭ系列においては、連続したＮビ
ットのデータ内容の種類数はパターン長に等しいととも
に、連続したＮビットのデータ内容が特定のものはｌパ
ターン中に１回しか現れない。

したがって、上記のように構成された、この発明のパタ
ーン同期装置においては、基準パターン発生部のＭ系列
発生器へのクロックの供給が阻止されたときの基準パタ
ーン発生部の出力である待ち受けパターンが上記のよう
に構成されることによって、その待ち受けパターンに入
力パターンが一致したときは基準パターン発生部の出力
が入力パターンに同期したことになり、その一致したと
き以降において基準パターン発生部のＭ系列発生器にク
ロックが連続的に供給されて基準パターン発生部から基
準パターンが発生することによって、その一致したとき
以降において基準パターン発生部から入力パターンに同
期した基準パターンが得られる。

そして、この発明のパターン同期装置においては、検出
制御部における待ち受けパターンと入力パターンの監視
本数をＫとすると、Ｍ系列発生器へのクロックの供給が
阻止される初期化から同期までに最大で入力パターンの
（２’−１）ＸＫビットを要し、入力パターンおよび基
準パターンのビットレートをｆｃ＝１／ＴＣとすると、
同期に要する最大時間はＫ（２’　　１）Ｔｃとなる。

したがって、Ｎ＝２３の場合、すなわち入力パターンお
よヒ基準パターンのパターン長が２２３　　１ビット（
８Ｍビット）である場合には、同期に要する最大時間は
、Ｋ＝８，ｆｃ＝ＩＧＨｚのときには６４ミリ秒になり
、Ｋ＝８，ｆｃ＝１０ＧＨｚのときには６．４ミリ秒に
なり、Ｎ＝３１の場合、すなわち入力パターンおよび基
準パターンのパターン長が２３１　　１ビット（２Ｇビ
ット）である場合には、同期に要する最大時間は、Ｋ＝
８，ｆｃ＝ＩＧＨｚのときには１６秒になり、Ｋ＝８，
ｆｃ＝１０ＧＨｚのときには１．６秒になり、入力パタ
ーンおよび基準パターンが超長大パターンである場合で
も同期に要する最大時間が著しく短くなる。

「実施例」 第１図は、この発明のパターン同期装置の一般的な例で
、Ｍ系列発生器１０、ＰＮシンセサイザ２０、多重化回
路３０、分割化回路４０、一致検出回路５０およびクロ
ック分周制御回路６０を備え、Ｍ系列発生器１０，ＰＮ
シンセサイザ２０および多重化回路３０が基準パターン
発生部７０を構成し、一致検出回路５０およびクロック
分周制御回路６０が検出制御部８０を構成する。

Ｍ系列発生器１０は、クロックが連続的に供給されるこ
とによってパターン長が２’−１ビットの所定のパター
ン内容のＭ系列を発生するもので、Ｎ段構成の循環型レ
ジスタによって構成される。

ＰＮシンセサイザ２０は、Ｍ系列発生器ｌＯの各段の出
力Ｍｌ，Ｍ２・・・・ＭＮをＰＮシンセサイズして、Ｍ
系列発生器１０にクロックが連続的に供給されることに
よって出力Ｍｌ．Ｍ２・・・・ＭＮとして、それぞれ上
記のＭ系列が得られるときには、そのＬ本の出力Ｓｌ，
Ｓ２・・・・ＳＬとして、それぞれそのＭ系列発生器１
０から得られるＭ系列と同一のＭ系列を、相互の間で互
いにずれた、それぞれ必要な位相で得るものである。た
だし、その積み上げ本数Ｌは、Ｍ系列発生器１０におけ
る段数Ｎとの関係で、Ｎが２のべき乗数であるときには
Ｎに等しくされ、Ｎが２のべき乗数でないときにはＮよ
り大きい２のべき乗数にされる。すなわち、Ｎ＝４のと
きにはＬ＝４にされ、Ｎ＝３１のときには最小でもし＝
３２にされる。

多重化回路３０は、ＰＮシンセサイザ２０のＬ本の出力
Ｓｌ，Ｓ２・・・・ＳＬをＫ本の出力Ｒｌ，Ｒ２・・・
・ＲＫに多重化するもので、ＫはＬの整数分の１にされ
る。

分割化回路４０は、端子９１に得られる入力パターンＩ
ＰをＫ本の出力１１．１２・・・・ＩＫに分割するもの
で、その入力パターンＩＰは、Ｍ系列発生器１０から得
られるＭ系列と同一の、エラーレートを測定すべきデジ
タル伝送系を通じて得られるＭ系列である． 一致検出回路５０・は、多重化回路３０の出力Ｒ１，Ｒ
２・・・・ＲＫと分割化回路４ｏの出力１１，Ｉ２・・
・・ＩＫがそれぞれ一致するが否かを検出するものであ
る． クロック分周制御回路６０は、分周器６１、アンドゲー
ト６２、分周器６３、Ｄフリップフロップ６４、オアゲ
ート６５、分周器６６およびオアゲート６７を備え、分
周器６１において端子９１に得られる入力パターンＩＰ
のビットレートに等しい周波数の端子９２に得られる人
力クロックＣＬｌが１／Ｋに分周されて、その出力クロ
ックＣＬ２がアンドゲート６２に供給され、分周器６３
が端子９３に得られる初期化信号ＩＮによってリセット
されてアンドゲート６２の出力ＣＬ２ＡをＫ／Ｌに分周
し、Ｄフリップフロップ６４が初期化信号ＩＮによって
リセットされて分周器６３の出力ＣＬ４Ａの立ち下がり
エッジにおける一致検出回路５０の出力ＲＩを読み取り
、その一致検出回路５０の出力Ｒｒ，Ｄフリップ７ロッ
プ６４の一方の出力ＤＸおよび分周器６３の出力ＣＬ４
Ａがオアゲート６５に供給され、オアゲート６５の出力
ＯＲがアンドゲート６２に供給され、分周器６６がＤフ
リップフロップ６４の他方の出力ＤＹによってリセット
されてアンドゲート６２の出力ＣＬ２ＡをＫ／Ｌに分周
し、その分周器６６の出力ＣＬ４ＢとＤフリップフロッ
プ６４の出力ＤＹがオアゲート６７に供給され、オアゲ
ート６７の出力ＣＬ４ＣがＭ系列発生器１０にクロック
入力として供給され、アンドゲート６２の出力ＣＬ２Ａ
が多重化回路３０にクロック入力として供給され、初期
化信号ＩＮがＭ系列発生器１０および多重化回路３０に
供給される．また、入力クロックＣＬ１と分周器６ｌの
出力クロックＣＬ２が分割化回路４０にクロック入力と
して供給される。

以上の構成の一殼的な例の動作は、以下のＮ＝４，Ｌ＝
４，Ｋ＝２．Ｊ＝４の場合の例についての詳細な説明か
ら容易に理解できよう．第２図は、この発明のパターン
同期装置のＮ＝４，Ｌ＝４，Ｋ＝２，Ｊ＝４の場合の例
である。

この例においては、Ｍ系列発生器１０は、Ｄフリップフ
ロップ１１・〜１４および排他的オアゲ−ト１５を有し
、端子９３に得られる初期化信号ＩＮがＤフリップフロ
ップ１１〜１３のリセット端子およびＤフリソブフロッ
プ１４のセット端子に供給され、オアゲート６７の出力
ＣＬ４Ｃがインバータ１６によって反転されてＤフリッ
プフロップ１１〜１４のクロック端子に供給され、Ｄフ
リップフロップ１１，１２．１３の出力Ｍｌ，Ｍ２．Ｍ
３がＤフリップフロップ１２．１３．１４のデータ端子
にそれぞれ供給され、Ｄフリップフロップ１３．１４の
出力Ｍ３．Ｍ４が排他的オアゲート１５に供給され、排
他的オアゲート１５の出力ＸＯがＤフリップフロップ１
１のデータ端子に供給される構成で、初期化信号ＩＮに
よってＤフリップフロップ１１〜１３がそれぞれリセッ
トされ、Ｄフリップフロップ１４がセットされたときに
は、第３図の順位１に示すようにＤフリップフロップ１
１．１２．１３．１４の出力Ｍｌ，Ｍ２，Ｍ３，Ｍ４が
Ｏ，０，０．１になり、この状態からオアゲート６７の
出力ＣＬ４Ｃとしてクロックが得られると、Ｄフリップ
フロップ１１〜１４の出力Ｍ１〜Ｍ４は、そのクロック
の立ち下がりエッジごとに第３図の順位２，３・・・・
に示すように変化し、Ｄフリップフロップ１１〜１４の
出力Ｍ１〜Ｍ４として、それぞれパターン長が２４−１
ビットのＧ（ｘ）＝ｘ’　＋ｘ＋１なる生成多項式で表
現される、ｌパターンのデータ内容が１１１１０００１
００１１０１０となる、出力Ｍ１と出力Ｍ２の間、出力
Ｍ２と出力Ｍ３の間、出力Ｍ３と出力Ｍ４の間で、それ
ぞれ互いに位相が１ビットずれたＭ系列が得られる． これらＭ系列においては、連続した４ビットのデータ内
容は第４図のデータ列Ｚｌ−２１５に示すように４ビッ
トすべてが０である場合を除いた１５種類になるととも
に、すなわち連続した４ビットのデータ内容の種類数は
パターン長に等しいとともに、連続した゛４ビットのデ
ータ内容が例えば１１１１というような特定のものはｌ
パターン中に１回しか現れない。

ＰＮシンセサイザ２０は、排他的オアゲート２１〜２４
を有し、Ｍ系列発生器１０のＤフリツプフロップ１２．
１４の出力Ｍ２．Ｍ４が排他的オアゲート２１に供給さ
れ、Ｄフリップフロップ１３．１４の出力Ｍ３，Ｍ４が
排他的オアゲート２２に供給され、Ｄフリップフロップ
１１．１２の出力Ｍｌ．Ｍ２が排他的オアゲート２３に
供給され、排他的オアゲート２２．２３の出力ＢＸ，Ｘ
３が排他的オアゲート２４に供給され、Ｄフリップフロ
ップＩ４の出力Ｍ４がそのまま第１の出力ＡＸとして取
り出され、排他的オアゲート２１，２２．２４の出力Ａ
Ｙ，ＢＸ，ＢＹが第２、第３、第４の出力として取り出
される。したがって、上述したようにＭ系列発生器１０
の出力Ｍ１〜Ｍ４としてＭ系列が得られるときには、第
３図に示すように、ＰＮシンセサイザ２０の出力ＡＸ，
ＡＹ，ＢＸ，ＢＹとして、それぞれ出力Ｍ１〜Ｍ４と同
一の、位相的に出力ＡＶが出力ＡＸに対して７ビット遅
れ、出力ＢＸが出力ＡＸに対して１１ビット遅れ（４ビ
ット進み）、出力ＢＹが出力ＢＸに対して７ビット遅れ
たＭ系列が得られる。

多重化回路３０は、後述するように入カクロックＣＬＩ
の１／２の周波数のクロックによってＰＮシンセサイザ
２０の出力ＡＸ，ＡＹおよびＢＸ，ＢＹを出力ＲＡおよ
びＲＢにそれぞれ多重化するものである． 分割化回路４０は、入力クロックＣＬＩとその１／２の
周波数の分周器６１の出力クロックＣＬ２によって入力
パターンＩＰを出力ＩＡ，ＩＢに分割するもので、その
入力パターンＩＰは、パターン長が２４−１ビットのＧ
（ｘ）−ｘ’　＋ｘ＋１なる生成多項式で表現されるＭ
系列である．一致検出回路５０は、排他的オアゲート５
ｌ，５２およびアンドゲート５３を有し、多重化回路３
０の出力ＲＡと分割化回路４０の出力ＩＡが排他的オア
ゲー｝５１に供給され、多重化回路３０の出力ＲＢと分
割化回路４０の出力ＩＢが排他的オアゲート５２に供給
され、排他的オアゲート５１．５２の出力ＸＩ，Ｘ２が
それぞれ反転されてアンドゲート５３に供給され、アン
ドゲート５３の出力Ｒｌが一致検出回路５０の出力とし
て取り出される構成で、七力ＲＡ，ＩＡがともに１また
は０になり、かつ出力ＲＢ，ＩＢがともに１またはＯに
なるときには、出力ＸＩ，Ｘ２がともに０になって出力
Ｒｌが１になり、それ以外のときには、出力ＸＩ，χ２
のいずれかが１になって出力Ｒｌが０になる．すなわち
、一致検出回路５ｏによって、出力ＲＡと出力ＩＡが一
致し、かつ出力ＲＢと出力ＩＢが一敗するか否がが検出
される．この例においては、分周器６１は１個のＴフリ
ップフロップからなる１／２分周器とされ、分周器６３
，６６もそれぞれ１個のＴフリップフロップからなる１
／２分周器とされる． 上述した例において初期化信号ＩＮによって分周器６３
およびＤフリフプフロップ６４がそれぞれリセットされ
ると、分周器６３の出力ＣＬ４Ａが低レベル、Ｄフリッ
プフロップ６４の一方の出力ＤＸが低レベル、他方の出
力ＤＹが高レベルになり、オアゲート６７の出力ＣＬ４
Ｃが高レベルになるとともに、Ｄフリップフロップ６４
の出力ＤＹが高レベルになることによって分周器６６が
リセットされて分周器６６の出力ＣＬ４Ｂが低レベルに
なる． このとき、初期化信号ＩＮによってＭ系列発生器１０が
初期化されて、すなわちＤフリップフロップ１１〜１３
がそれぞれリセットされ、Ｄフリップフロップ１４がセ
ットされて、第３図の順位１に示したようにＤフリップ
フロップ１１，１２．１３．１４（７）出力Ｍｌ，Ｍ２
，Ｍ３．Ｍ４が０，０，Ｏ，ｌになり、ＰＮシンセサイ
ザ２ｏの出力ＡＸ，ＡＹ，ＢＸ，ＢＹがそれぞれ１にな
って、分周器６３の出力ＣＬ４ＡおよびＤフリップフロ
ップ６４の出力ＤＸがそれぞれ低レベルであり、一致検
出回路５０の出力Ｒｌもいまだ低レベルであって、オア
ゲート６５の出力ＯＲが低レベルであり、アンドゲート
６２の出力ＣＬ２Ａにいまだクロックが得られないので
、多重化回路３０の出力ＲＡ，ＲＢとしてＭ系列発生器
１０が初期化された状態でのＰＮシンセサイザ２０の出
力ＡＸ，ＢＸが得られて、出力ＲＡ，ＲＢがそれぞれｌ
になる． 第５図の期間Ｔ１・，Ｔ２・・・・は、上記の初期化後
における入力クロックＣＬＩの２周期分の期間を順次示
したもので、期間ＴＩにおいては多重化回路３０の出力
ＲＡ．ＲＢは、それぞれ「ｌＸＪで示し、かつ上記のよ
うにＭ系列発生器１０が初期化された状態でのＰＮシン
セサイザ２０の出力ＡＸ，ＢＸに等しい、それぞれｌと
なる。この状態の出力ＲＡ，ＲＢを待ち受けパターンＲ
Ｘと称する。

第５図は、期間ＴＩ，Ｔ２，Ｔ３において入力パターン
ＩＰのそれぞれ連続した２ビットがＯＯｏｔ，ｏｏにな
る場合で、期間ＴＩ，Ｔ２，Ｔ３においては、待ち受け
パターンＲＸとなる出力ＲＡ．ＲＢと分割化回路４０の
出力ＩＡ，ＩＢが一致しないで一致検出回路５０の出力
Ｒｌが低レベルを保持し、オアゲート６５の出力ＯＲが
低レベルを保持してアンドゲート６２の出力ＣＬ２Ａに
クロックが得られず、分周器６３の出力ＣＬ４Ａが低レ
ベルを保持してＤフリップフロップ６４がトリガーされ
ず、Ｄフリップフロップ６４の出力ＤＹが高レベルを保
持してオアゲート６７の出力ＣＬ４Ｃにクロックは得ら
れない． 期間Ｔ４になると、出力ＲＡ，ＲＢと出力ＩＡ，ＩＢが
一致して一致検出回路５０の出力Ｒｌが高レベルになり
、オアゲート６５の出力ＯＲが高レベルになってアンド
ゲート６２の出力ＣＬ２Ａに分周器６１の出力クロック
ＣＬ２が得られる。そして、次の期間Ｔ５においては、
期間Ｔ４の終りにおいてアンドゲート６２の出力ＣＬ２
Ａが立ち下がることによって多重化回路３０の出力ＲＡ
，ＲＢとして、期間Ｔ１〜Ｔ４と同様にそれぞれ１にな
るが、それぞれ’１ｙＪで示すようにＭ系列発生器１０
が初期化された状態でのＰＮシンセサイザ２０の出力Ａ
Ｙ，ＢＹが得られる（この状態の出力ＲＡ，ＲＢを待ち
受けパターンＲＹと称する）とともに、期間Ｔ４の終り
におけるアンドゲー｝６２の出力ＣＬ２Ａの立ち下がり
によって分周器６３がトリガーされることによって、分
周器６３の出力ＣＬ４Ａが高レベルになり、オアゲート
６５の出力ＯＲが高レベルになってアンドゲート６２の
出力ＣＬ２Ａに゛分周器６１の出力クロックＣＬ２が得
られる。しかし、期間Ｔ５においては待ち受けパターン
ＲＹとなる出力ＲＡ，ＲＢと分割化回路４０の出力ＩＡ
，ＩＢが一致しないで一致検出回路５０の出力Ｒｌが低
レベルになるので、期間Ｔ５の終りにおいて分周器６３
の出力ＣＬ４Ａの立ち下がりによってＤフリップフロッ
プ６４がトリガーされてもＤフリップフロップ６４の出
力ＤＸ，ＤＹは反転せず、出力ＤＹは高レベルを保持し
てオアゲート６７の出力ＣＬ４Ｃにクロックは得られな
い． 期間Ｔ６においては、期間Ｔ５の終りにおいてアンドゲ
ート６２の出力ＣＬ２Ａが立ち下がることによって多重
化回路３０の出力ＲＡ，ＲＢとして待ち受けパターンＲ
Ｘが得られるが、その待ち受けパターンＲＸと分割化回
路４０の出力ＩＡ，ＩＢが一致しないで一致検出回路５
０の出力Ｒｌが低レベルを保持し、オアゲート６５の出
力ＯＲが低レベルになってアンドゲート６２の出力ＣＬ
２Ａにクロックが得られず、分周器６３の出力ＣＬ４Ａ
が低レベルになってＤフリップフロップ６４がトリガー
されず、Ｄフリップフロップ６４の出力ＤＹが高レベル
を保持してオアゲート６７の出力ＣＬ４Ｃにクロックは
得られない．期間Ｔ７，Ｔ８，Ｔ９においては、入力パ
ターンＩＰの具体的なデータ内容は別にして、期間Ｔ４
，Ｔ５，Ｔ６と同じである．期間ＴＩＯ，Ｔｌ１．Ｔ１
２，Ｔ１３においては、入力パターンＩＰの具体的なデ
ータ内容は別にして、それぞれ期間Ｔｌ，Ｔ２，Ｔ３と
同じである． そして、期間Ｔ１４になると、期間Ｔ４，Ｔ７と同様に
、待ち受けパターンＲＸとなる出力ＲＡ，ＲＢと分割化
回路４０の出力ＩＡ，ＩＢが一致して一致検出回路５０
の出力Ｒｌが高レベルになり、オアゲート６５の出力Ｏ
Ｒが高レベルになってアンドゲート６２の出力ＣＬ２Ａ
に分周器６ｌの出カクロックＣＬ２が得られ、次の期間
Ｔ１５においては、期間Ｔ５，Ｔ８と同様に、多重化回
路３０の出力ＲＡ，ＲＢとして待ち受けパターンＲＹが
得られるとともに、分周器６３の出力ＣＬ４Ａが高レベ
ルになり、″オアゲート６５の出力ＯＲが高レベルを保
持してアンドゲート６２の出力ＣＬ２Ａに分周器６１の
出力クロックＣＬ２が得られるが、期間Ｔ５，Ｔ８とは
異なり、その待ち受けパターンＲＹと分割化回路４０の
出力ＩＡ，ＩＢが一致して一致検出回路５０の出力Ｒｌ
が高レベルを保持するので、期間Ｔ１５の終りにおいて
、分周器６３の出力ＣＬ４Ａの立ち下がりによってＤフ
リップフロップ６４がトリガーされることによってＤフ
リップフロップ６４の出力ＤＸ，ＤＹが初めて反転して
、出力ＤＸが高レベル、出力ＤＹが低レベルになり、分
周器６６のリセット状態が解除されるとともに、オアゲ
ート６７の出力ＣＬ４Ｃが高レベルから低レベルに立ち
下がって、その立ち下がりがクロックとしてＭ系列発生
器ｌＯに供給される。

したがって、次の期間７１６においては、Ｍ系列発生器
１０が初期化状態を脱して第３図の順位２に示したよう
にＤフリップフロップ１１．１２，１３．１４の出力Ｍ
ｌ，Ｍ２，Ｍ３，Ｍ４が１，０，０．０になり、ＰＮシ
ンセサイザ２０の出力ＡＸ，ＡＹ，ＢＸ，ＢＹがｏ，ｏ
，ｏ，ｉになるとともに、期間Ｔ１５の終りにおいてア
ンドゲート６２の出力ＣＬ２Ａが立ち下がることによっ
て多重化回路３０の出力ＲＡ，ＲＢとしてＰＮシンセサ
イザ２０の出力ＡＸ，ＢＸが得られて、出力ＲＡ，ＲＢ
がそれぞれ０になり、その出力ＲＡ，ＲＢと分割化回路
４０の出力ＩＡ，ＩＢが一致して一致検出回路５０の出
力Ｒｌが高レベルを保持する。次の期間Ｔｌ７において
は、期間Ｔ１６の終りにおいてアンドゲート６２の出力
ＣＬ２Ａが立ち下がることによって多重化回路３０の出
力ＲＡ，ＲＢとしてＰＮシンセサイザ２０の出力ＡＹ，
ＢＹが得られて、出力ＲＡ，ＲＢが０．１になり、その
出力ＲＡ，ＲＢと分割化回路４０の出力ＩＡ，ＩＢが一
致して一致検出回路５０の出力Ｒｌが高レベルを保持す
る。

期間Ｔ１６，Ｔ１７においては、Ｄフリップフロップ６
４の出力ＤＹが低レベルを保持し、分周器６６の出力Ｃ
Ｌ４Ｂとして分周器６３の出力ＣＬ４Ａと同様に入力゜
クロックＣＬＩの１７４の周波数のクロックが得られ、
オアゲート６′７の出力ＣＬ４Ｃとして入力クロックＣ
ＬＩの１７４の周波数のクロックが得られるので、次の
期間７１Ｂにおいては、第３図の順位３に示したように
Ｄフリップフロップ１１，１２．１３．１４の出力Ｍｌ
，Ｍ２，Ｍ３，Ｍ４が０．１．０．０になり、ＰＮシン
セサイザ２０の出力ＡＸ，ＡＹ，ＢＸ，ＢＹが０．１，
０．１になるとともに、多重化回路３０の出力ＲＡ，Ｒ
ＢとしてＰＮシンセサイザ２０の出力ＡＸ，ＢＸが得ら
れて、出力ＲＡ，ＲＢがそれぞれ０になり、その出力Ｒ
Ａ，ＲＢと分割化回路４０の出力ＩＡ，ＩＢが一致して
一致検出回路５０の出力Ｒｌが高レベルを保持する。ま
た、期間Ｔ１７の終りの分周器６３の出力ＣＬ４Ａの立
ち下がり時点において一致検出回路５０の出力ＲＩが高
レベルであるので、Ｄフリップフロップ６４の出力ＤＹ
は低レベルを保持する．以後同様で、以後の状態を第６
図に示す。これから明らかなように、期間Ｔ１４以降に
おいては、多重化回路３０の出力ＲＡ，ＲＢと分割化回
路４０の出力ＩＡ，ＩＢがそれぞれ一致し、多重化回路
３０の出力ＲＡ，ＲＢを多重化したものを基準パターン
ＲＰとすると、基準パターンＲＰは分割化回路４０の出
力ＩＡ，ＩＢが多重化されたものである入力パターンＩ
Ｐに同期する． すなわち、第２図の例は、第４図において説明したよう
にパターン長が２４−１ビットのＧ（ｘ）＝ｘ’　＋ｘ
＋ｌなる生成多項式で表現されるＭ系列においては連続
した４ビットのデータ列の一つであるデータ列ｚ１はｌ
パターン中に１回しか現れないことから、Ｍ系列発生器
１０へのクロックノ供給を阻止することによって基準パ
ターン発生部７０の出力ＲＡ，ＲＢとして連続した多重
化されたもので考えればデータ列Ｚ１に等しい待ち受け
パターンＲＸ，ＲＹを発生させて、その待ち受けパター
ンＲＸ，ＲＹに入力パターンＩＰが一致するか否かを検
出し、その待ち受けパターンＲＸ，ＲＹに入力パターン
ＩＰが一致したとき以降においてＭ系列発生器１０にク
ロックを連続的に供給して基準パターン発生部７０の出
力ＲＡ，ＲＢとして基準パターンＲＰを発生させること
によって、基準パターンＲＰを入力パターンＩＰに同期
させるものである． 第５図の場合、入力パターンＩＰが待ち受けパターンＲ
Ｘ，ＲＹに一致することによってＤフリップフロップ６
４の出力ＤＹが高レベルから低レベルに立ち下がるのは
期間Ｔ１５の終りであるが、第６図からも明らかなよう
に期間Ｔ１４から出力ＲＡ，ＲＢとして入力パターンＩ
Ｐに同期した基準パターンＲＰが得られるので、間をと
って期間Ｔ１５から入力パターンＩＰに同期した基準パ
ターンＲＰが得られるとすれば、同期までに入力パター
ンＩＰの１４×２ビットを要することになる。

第７図は、入力パターンＩＰのいずれの位相タイミング
でＭ系列発生器１０が初期化されるかによって同期に要
するビット数ないし時間が異なる様子を示したもので、
ケース１〜１５における待ち受けパターンＲＸの最初の
ものは、それぞれＭ系列発生器１０が初期化された直後
のものであり、待ち受けパターンＲＸ，ＲＹｏ太わくを
付したものは、それぞれ入力パターンＩＰと一致するも
のであり、ケース２は、第５図および第６図に示した場
合であり、ケース１は、同期に要するビット数ないし時
間が最大になる場合であり、ケース１５は、同期に要す
るビット数ないし時間が最小になる場合である．したが
って、第２図の例においては、同期までに最大で入力パ
ターンＩＰの（２４−１）Ｘ２ビットを要し、入力クロ
ックＣＬＩの周期をＴｃとすると、すなわち入力パター
ンＩＰおよび基準パターンＲＰのビットレートをｆｃ＝
１／Ｔｃとすると、同期に要する最大時間は２（２４−
ｌ）Ｔｃとなる． Ｎ＝４，Ｌ＝４．Ｋ＝２，Ｊ＝４の場合の第２図の例に
ついての以上の説明から、第１図の一般的な例について
も同様であることが容易に理解できよう。すなわち、一
般的には、同期までに最大で入力パターンＩＰの（２’
−１）ＸＫビットを要し、同期に要する最大時間はＫ（
２’　　１）Ｔｃとなる。

したがって、Ｎ＝−２３の場合、すなわち入力パターン
および基準パターンのパターン長が２２３−１ビット（
８Ｍビット）である場合には、同期に要する最大時間は
、従来のクロック抜き方式においては、（１）式で示し
たように入力パターンおよび基準パターンのビットレー
トなどにかかわらず０．８秒になるのに対して、この発
明の待ち受け方式においては、Ｋ＝８，ｆｃ＝ＩＧＨｚ
のときには６４ミリ秒になり、Ｋ＝８，ｆｃ＝１０ＧＨ
ｚのときには６．４ミリ秒になり、Ｎ＝３１の場合、す
なわち入力パターンおよび基準パターンのパターン長が
２３１　　１ビット（２Ｇビット）である場合には、同
期に要する最大時間は、従来のクロック抜き方式におい
ては、（２）式で示したように入力パターンおよび基準
パターンのビットレートなどにかかわらず２００秒にな
るのに対して、この発明の待ち受け方式においては、Ｋ
＝８，ｆｃ＝ＩＧＨｚのときには１６秒になり、Ｋ＝８
，ｆｃ−１０ＧＨｚのときには１．６秒になり、この発
明の待ち受け方式においては入力パターンおよび基準パ
ターンが超長大パターンである場合でも同期に要する最
大時間が著しく短くなる． 「発明の効果」 上述したように、この発明によれば、待ち受け方式と呼
ぶべき構成をとるので、入力パターンおよび基準パター
ンが超長大パターンである場合でも同期に要する最大時
間が著しく短くなる．

【図面の簡単な説明】

第１図は、この発明のパターン同期装置の一般的な例を
示すブロック図、第２図は、この発明のパターン同期装
置のＮ＝４，Ｌ＝４，Ｋ＝２．Ｊ＝４の場合の例を示す
ブロック図、第３図は、そのＭ系列発生器にクロックが
連続的に供給されたときのＭ系列発生器およびＰＮシン
セサイザのそれぞれの出力を示す図、第４図は、パター
ン長が２４−１ビットのＧ（ｘ）＝ｘ’　＋ｘ＋ｌなる
生成多項式で表現されるＭ系列の性質を説明するための
図、第５図および第６図は、第２図の例の動作の説明に
供するタイムチャート、第７図は、第２図の例において
入力パターンのいずれの位相タイミングでＭ系列発生器
が初期化されるかによって同期に要するビット数ないし
時間が異なる様子を示す図である。

Claims (1)

【特許請求の範囲】
1. （１）Ｍ系列発生器を有し、このＭ系列発生器にクロッ
   クが連続的に供給されることによってパターン長が２＾
   Ｎ−１ビットの所定のパターン内容のＭ系列からなる基
   準パターンが得られる基準パターン発生部と、 上記Ｍ系列発生器へのクロックの供給を阻止することに
   よって上記基準パターン発生部の出力として上記Ｍ系列
   の１パターンにおける特定の連続したＪビットのデータ
   内容（ＪはＮ以上の、そのＪビットのデータ内容に等し
   いデータ内容のデータ列が上記１パターン中に１回しか
   現れない数）に等しいデータ内容の待ち受けパターンを
   発生させて、その待ち受けパターンに上記Ｍ系列からな
   る入力パターンが一致するか否かを検出し、その待ち受
   けパターンに上記入力パターンが一致したとき以降にお
   いて上記Ｍ系列発生器にクロックを連続的に供給するこ
   とによって上記基準パターン発生部から上記基準パター
   ンを発生させる検出制御部と、 を備えるパターン同期装置。