JPH03215943A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03215943A JPH03215943A JP1155790A JP1155790A JPH03215943A JP H03215943 A JPH03215943 A JP H03215943A JP 1155790 A JP1155790 A JP 1155790A JP 1155790 A JP1155790 A JP 1155790A JP H03215943 A JPH03215943 A JP H03215943A
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- grooves
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に良好な素子
分離特性を有する１・レンチ分離を備えた半導体集積回
路装置に関するものである。
分離特性を有する１・レンチ分離を備えた半導体集積回
路装置に関するものである。
一般にトレンチ分離を備えた半導体集積回路装置におい
ては、第３図に示す様に１−レンチ溝が形成されている
。
ては、第３図に示す様に１−レンチ溝が形成されている
。
まず、第１導電型半導体基板１上に第２導電型埋込層２
を形成し、さらに第２導電型埋込層２上に第２導電型エ
ビタキシャル成長層３を形成する。
を形成し、さらに第２導電型埋込層２上に第２導電型エ
ビタキシャル成長層３を形成する。
しかる後に、１・レンチ溝４を所望の位置に形成し、素
子分離チャネルカソト層となるべき第１導電型埋込層５
を形成ずる。
子分離チャネルカソト層となるべき第１導電型埋込層５
を形成ずる。
その後さらにトレンチ溝４に埋込み材（酸化膜など）を
埋め込み、後は周知の技術でトランジスタなどの素子を
形成する。
埋め込み、後は周知の技術でトランジスタなどの素子を
形成する。
従来のトレンチ分離溝を備えた半導体集積回路装置は以
上のように構成されているが、トレンチ分離溝形成後、
素子を形成する際に熱処理が加えられると第３図に示す
ようにトレンチ溝４底部に欠陥６が発生しやすくなる。
上のように構成されているが、トレンチ分離溝形成後、
素子を形成する際に熱処理が加えられると第３図に示す
ようにトレンチ溝４底部に欠陥６が発生しやすくなる。
この欠陥６は素子間分離不良（リークなど）を引き起こ
す原因となっていた。
す原因となっていた。
この発明は上記のような問題点を解消するためになされ
たもので、トレンチ溝底部に発生し、素子間分離不良を
ひきおこす原因となる欠陥を除去でき、良好な素子間分
離特性を有するトレンチ分離溝を備えた半導体集積回路
装置を得ることを目的とする。
たもので、トレンチ溝底部に発生し、素子間分離不良を
ひきおこす原因となる欠陥を除去でき、良好な素子間分
離特性を有するトレンチ分離溝を備えた半導体集積回路
装置を得ることを目的とする。
この発明に係るトレンチ分離を備えた半導体集積回路装
置は、Ｉ・レンチ分離溝底部より十分深い所の半導体基
板中にイントリンシソクゲノタリング層を形成したもの
である。
置は、Ｉ・レンチ分離溝底部より十分深い所の半導体基
板中にイントリンシソクゲノタリング層を形成したもの
である。
また、この発明に係るトレンチ分離を備えた半導体集積
回路装置は、各トレンチ分離溝底部の下部の十分深い基
板内にイントリンシックゲッタリング層を各々独立に形
成したものである。
回路装置は、各トレンチ分離溝底部の下部の十分深い基
板内にイントリンシックゲッタリング層を各々独立に形
成したものである。
この発明におけるトレンチ分離を備えた半導体集積回路
装置では、トレンチ分離溝底部より十分深い基板内に、
あるいは各トレンチ分離溝底部より十分に深い基板内に
独立して、イン１・リンシソクゲソタリング層を形成し
たので、後工程で生じる欠陥はこのイントリンシックゲ
ッタリング層で吸収されてトレンチ溝底部より十分深い
所にのみ発生し、トレンチ溝と基板界面等のイントリン
シソクゲノタリング層以外の場所に欠陥が発生するのを
防止する。
装置では、トレンチ分離溝底部より十分深い基板内に、
あるいは各トレンチ分離溝底部より十分に深い基板内に
独立して、イン１・リンシソクゲソタリング層を形成し
たので、後工程で生じる欠陥はこのイントリンシックゲ
ッタリング層で吸収されてトレンチ溝底部より十分深い
所にのみ発生し、トレンチ溝と基板界面等のイントリン
シソクゲノタリング層以外の場所に欠陥が発生するのを
防止する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の第１の実施例による半導体集積回路装
置を示しており、図において、１は第１導電型半導体基
板、２はこの第１導電型半導体基板１上に形成された第
２導電型埋込層、３はこの第２導電型埋込Ｎ２上に形成
された第２導電型エビタキシャル成長層、４は１・レン
チ溝、５は第１導電形埋込層、７はイントリンシノクゲ
ソタリング層である。
置を示しており、図において、１は第１導電型半導体基
板、２はこの第１導電型半導体基板１上に形成された第
２導電型埋込層、３はこの第２導電型埋込Ｎ２上に形成
された第２導電型エビタキシャル成長層、４は１・レン
チ溝、５は第１導電形埋込層、７はイントリンシノクゲ
ソタリング層である。
製造方法について説明すると、まず、第１導電型半導体
基′＋Ｆｉｌ上に第２導電型の埋込層２設け、次にその
上に第２導電型のエビタキシャル成長層３を形成する。
基′＋Ｆｉｌ上に第２導電型の埋込層２設け、次にその
上に第２導電型のエビタキシャル成長層３を形成する。
そして、エソチングにより基板１に達するトレンチ溝４
を形成した後、トレンチ溝４の底部に相当する基板内に
イントリンシックゲッタリング層形成のため、リンなど
の不純物をイオン注入する。
を形成した後、トレンチ溝４の底部に相当する基板内に
イントリンシックゲッタリング層形成のため、リンなど
の不純物をイオン注入する。
その際、後工程のすべての熱処理を行った後でも、トレ
ンチ溝底部と半導体基板の界面よりも十分深い所にイン
トリンシックゲソタリング層７が形成されるよう高エネ
ルギーで不純物をイオン注入する。例えばリンをイオン
注入する場合、ＩＭｅＶのエネルギーで注入を行うと注
入ピーク（Ｒｐ）はトレンチ底部より深さ１．１２μｍ
の所になり、注入標準偏差（デルタＲｐ）も０．１８μ
ｍであるのでトレンチ底部の十分深くにリン注入層が形
成できる。このイオン注入層は、後工程の熱処理をうけ
てイントリンシックゲソタリング層７となる。
ンチ溝底部と半導体基板の界面よりも十分深い所にイン
トリンシックゲソタリング層７が形成されるよう高エネ
ルギーで不純物をイオン注入する。例えばリンをイオン
注入する場合、ＩＭｅＶのエネルギーで注入を行うと注
入ピーク（Ｒｐ）はトレンチ底部より深さ１．１２μｍ
の所になり、注入標準偏差（デルタＲｐ）も０．１８μ
ｍであるのでトレンチ底部の十分深くにリン注入層が形
成できる。このイオン注入層は、後工程の熱処理をうけ
てイントリンシックゲソタリング層７となる。
次いで分離チャネルカット層となるべき第１導電型埋込
層５を形成し、さらにトレンチ溝４に埋込み材（酸化膜
など）を埋め込み、しかる後周知の技術でトランジスタ
など素子を形成し所望の工程を終了する。
層５を形成し、さらにトレンチ溝４に埋込み材（酸化膜
など）を埋め込み、しかる後周知の技術でトランジスタ
など素子を形成し所望の工程を終了する。
この実施例で形成されたイントリンシックゲッタリング
層７はトレンチ分離溝形成後素子を形成するため熱処理
が加えられた際に発生する欠陥を吸収する働きをする。
層７はトレンチ分離溝形成後素子を形成するため熱処理
が加えられた際に発生する欠陥を吸収する働きをする。
イントリンシノクゲッタリング層７はトレンチ溝底部と
半導体基板の界面よりも十分深い所に形成されるので、
イントリンシックゲッタリング層に吸収された欠陥は素
子間分離不良をひき起こすことはない。
半導体基板の界面よりも十分深い所に形成されるので、
イントリンシックゲッタリング層に吸収された欠陥は素
子間分離不良をひき起こすことはない。
なお、上記実施例では分離チャネルカソトのための第１
導電型埋込層５の形成前にイントリンシックゲッタリン
グ層７を形成したが、第１導電型埋込層５の形成後イン
トリンシックゲッタリング層７を形成してもよい。
導電型埋込層５の形成前にイントリンシックゲッタリン
グ層７を形成したが、第１導電型埋込層５の形成後イン
トリンシックゲッタリング層７を形成してもよい。
また、第２図は本発明の第２の実施例による半導体集積
回路装置を示す図であり、以下、図を用いて説明する。
回路装置を示す図であり、以下、図を用いて説明する。
図において、第１図と同一符号は同一部分を示している
。
。
まず、第１導電型半導体基板１の全面にリンなどの不純
物をイオン注入し、後で形成するトレン千ａ４よりも十
分深い基板内の位置にイントリンシックゲッタリング層
７を形成する。その際、後工程のすべての熱処理を行っ
た後でもトレンチ溝底部と半導体基板の界面よりも十分
深い所にイントリンシックゲッタリング層が形成される
よ館こ不純物を高エネルギーでイオン注入する。このイ
オン注入層は後工程の熱処理をうけてイントリンシソク
ゲッタリング層７となる。
物をイオン注入し、後で形成するトレン千ａ４よりも十
分深い基板内の位置にイントリンシックゲッタリング層
７を形成する。その際、後工程のすべての熱処理を行っ
た後でもトレンチ溝底部と半導体基板の界面よりも十分
深い所にイントリンシックゲッタリング層が形成される
よ館こ不純物を高エネルギーでイオン注入する。このイ
オン注入層は後工程の熱処理をうけてイントリンシソク
ゲッタリング層７となる。
次いで第２導電型埋込層２を形成し、さらに第２導電型
エビタキシャル成長層３を形成され、しかる後、素子間
分離領域にトレンチ溝４を形成し、次いで分離チャネル
力・ノト層となるべき第１導電型埋込層５を形成する。
エビタキシャル成長層３を形成され、しかる後、素子間
分離領域にトレンチ溝４を形成し、次いで分離チャネル
力・ノト層となるべき第１導電型埋込層５を形成する。
さらにトレンチ溝４に埋込み材（酸化膜など）を埋め込
み、しかる後周知の技術でトランジスタなど素子を形成
し所望の工程を終了する。
み、しかる後周知の技術でトランジスタなど素子を形成
し所望の工程を終了する。
上記実施例と同様に、このように形成したイン１・リン
シソクゲソタリング層７はトレンチ分離溝形成後素子を
形成するため熱処理が加えられた際に発生ずる欠陥を吸
収する働きをする。しかもイントリンシックゲッタリン
グ層７はトレンチ溝底部と半導体基板の界面よりも十分
深い所に形成され、イントリンシックゲッタリング層７
に吸収された欠陥は素子間分離不良をひき起こすことは
ない。
シソクゲソタリング層７はトレンチ分離溝形成後素子を
形成するため熱処理が加えられた際に発生ずる欠陥を吸
収する働きをする。しかもイントリンシックゲッタリン
グ層７はトレンチ溝底部と半導体基板の界面よりも十分
深い所に形成され、イントリンシックゲッタリング層７
に吸収された欠陥は素子間分離不良をひき起こすことは
ない。
以上のようにこの発明によれば、トレンチ溝下部の半導
体基板中に、あるいは各トレンチ溝下部に相当する基板
内深くにイントリンシックゲッタリング層を形成したの
で、素子間分離不良をひき起こす欠陥をトレンチ溝と半
導体基板の界面より離れた所に閉じ込めることができ、
良好な素子間分離特性をもったトレンチ分離を備えた半
導体集積回路装置が得られる効果がある。
体基板中に、あるいは各トレンチ溝下部に相当する基板
内深くにイントリンシックゲッタリング層を形成したの
で、素子間分離不良をひき起こす欠陥をトレンチ溝と半
導体基板の界面より離れた所に閉じ込めることができ、
良好な素子間分離特性をもったトレンチ分離を備えた半
導体集積回路装置が得られる効果がある。
第１図はこの発明の第１の実施例による半導体集積回路
装置のトレンチ溝埋込み前の断面図、第２図はこの発明
の第２の実施例による半導体集積回路装置のトレンチ溝
埋込み前の断面図、第３図は従来のトレンチ溝を備えた
半導体集積回路のトレンチ溝埋込み前の断面図である。 １・・・第１導電型半導体基板、２・・・第２導電型埋
込層、３・・・第２導電型エビタキシャル成長層、４・
・・トレンチ溝、５・・・第１導電型埋込層、７・・・
イントリンシックゲッタリング層。 なお図中同一符号は同一又は相当部分を示す。
装置のトレンチ溝埋込み前の断面図、第２図はこの発明
の第２の実施例による半導体集積回路装置のトレンチ溝
埋込み前の断面図、第３図は従来のトレンチ溝を備えた
半導体集積回路のトレンチ溝埋込み前の断面図である。 １・・・第１導電型半導体基板、２・・・第２導電型埋
込層、３・・・第２導電型エビタキシャル成長層、４・
・・トレンチ溝、５・・・第１導電型埋込層、７・・・
イントリンシックゲッタリング層。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- （１）第１導電型の半導体基板上に形成されたトレンチ
分離溝の下部の上記基板内に、イントリンシックゲッタ
リング層を備えたことを特徴とする半導体集積回路装置
。 - （２）第１導電型の半導体基板上に形成されたトレンチ
分離溝の底部の上記基板内に、上記トレンチ分離溝ごと
に独立したイントリンシックゲッタリング層を備えたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155790A JPH03215943A (ja) | 1990-01-19 | 1990-01-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155790A JPH03215943A (ja) | 1990-01-19 | 1990-01-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03215943A true JPH03215943A (ja) | 1991-09-20 |
Family
ID=11781244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155790A Pending JPH03215943A (ja) | 1990-01-19 | 1990-01-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03215943A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465873B1 (en) * | 1997-08-21 | 2002-10-15 | Micron Technology, Inc. | Semiconductor gettering structures |
| US6586295B2 (en) | 2000-07-10 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method and semiconductor device |
| US8871426B2 (en) | 2011-09-08 | 2014-10-28 | Samsung Display Co., Ltd. | Photoresist composition for color filter and method for forming color filter |
| JP2020506547A (ja) * | 2017-07-03 | 2020-02-27 | 無錫華潤上華科技有限公司Ｃｓｍｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | トレンチ分離構造およびその製造方法 |
-
1990
- 1990-01-19 JP JP1155790A patent/JPH03215943A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465873B1 (en) * | 1997-08-21 | 2002-10-15 | Micron Technology, Inc. | Semiconductor gettering structures |
| US6586295B2 (en) | 2000-07-10 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method and semiconductor device |
| US8871426B2 (en) | 2011-09-08 | 2014-10-28 | Samsung Display Co., Ltd. | Photoresist composition for color filter and method for forming color filter |
| JP2020506547A (ja) * | 2017-07-03 | 2020-02-27 | 無錫華潤上華科技有限公司Ｃｓｍｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | トレンチ分離構造およびその製造方法 |
| US11315824B2 (en) | 2017-07-03 | 2022-04-26 | Csmc Technologies Fab2 Co., Ltd. | Trench isolation structure and manufacturing method therefor |
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