JPH03216715A - パワーオンリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワオンリセット回路に関し、特にマイクロコ
ンピュータ用パワオンリセット回路に関する． 〔従来の技術〕 従来のバワーオンリセット回路は、第２図に示す様に抵
抗と容量とインバータを有している．次に動作について
説明する．パワーオン時インバータの入力はロウレベル
である．抵抗と容量の時定数により電源電圧の立上りよ
り遅れてインバータの入力がロウレベルよりハイレベル
に変化するため、この時パワオンリセットがかかる．さ
らに、第３図に示すパワオンリセ，ト回路は、電圧を比
較する電圧比較回路と、電源電圧値を検出する分割抵抗
と一定電圧を作る抵抗とダイオードを有している． 次に動作について説明する．パワーオン時電圧比較回路
のマイナス入力側は電源電圧を表現する電圧が印加され
プラス入力側には電源電圧によらないダイオードの一定
電圧（約０．６Ｖ）が印加されており、その時の電圧比
較回路の出力は、ハイレベルである．パワーオン後電源
電圧が正規の電圧（５Ｖなど）になると電圧比較回路の
マイナス入力はプラス入力より電圧が高くなり、電圧比
較回路の出力はロウレベルとなる．この時パワーオンリ
セットがかかる． 〔発明が解決しようとする課題〕 第２図の従来のパワーオンリセット回路は、容量に電荷
がたまっていると予想したパワーオンリセットがかから
ない問題点があった。（常にインバータの入力がハイレ
ベルである可能性がある）第３図の従来のバワーオンリ
セット回路は、電圧比較回路を低消費電流設計（５μＡ
以下）としなければならないため、応答速度が遅いため
（１００ｍｓ〜数Ｓ）急激な電源変動に対してパワーオ
ンリセットがかからない問題点があった。

〔課題を解決するための手段〕

本発明のバワーオンリセット回路は、マイクロコンピュ
ータのＣＰＵを動作させるための発振回路と独立で同一
構成の回路と、プルアップ又はプルダウン抵抗を内蔵し
たバッファー回路を備えている． 〔実施例〕 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のパワーオンリセット回路で
ある。

マイクロコンピュータの発振回路と同一構成の回路ｌは
、印加される電源電圧が高い時は各トランジスタがオン
し、プルダウン抵抗付バッファー回路２にハイレベルを
供給する。上記回路ｌに印加される電源電圧が、発振回
路も動作しない値（電源電圧１−１．５Ｖ）以下であれ
ば、回路ｌの各トランジスタはリーク電流程度の電流が
流れ、その出力はほぼハイインピーダンスになり、回路
２の入力側はプルダウンされる。回路２の出力はマイク
ロコンピュータのリセット端子に接続されている． 従って、電源電圧が高い時はリセットが解除され、電源
電圧が低く発振回路が動作できない電圧になるとマイク
ロコンピュータにリセットがかかる。また、電源電圧の
変動に対する応答性も良く（数士ｍｓ）低消費電流であ
る． 第４図に本発明の一実施例のパワオンリセット回路であ
る。

第１図の発振回路と同一構成の回路に抵抗を追加し、次
段のバッファー回路にハイレベル入力し易くしている。

〔発明の効果〕

以上説明したように本発明は、マイクロコンピュータの
電源電圧が高い時はリセット解除され、また低い時は（
マイクロコンピュータが動作しない又はできない時）マ
イクロコンピュータにリセットがかかるため、パワーオ
ン時にリセットがかかりマイクロコンピュータの誤動作
を防止スるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図，第３図は
従来例の回路図、第４図は本発明の第２の実施例の回路
図である。 １．３・・・・・・マイクロコンピュータの発振回路と
同一構造の回路、２，４・・・・・・プルダウン抵抗付
バッファー回路．

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータのＣＰＵを動作させるための発振
   回路と独立で同一構成の回路と、プルアップ又はプルダ
   ウン抵抗を内蔵したバッファー回路を備えることを特徴
   とするパワオンリセット回路。