JPH03217944A - 二重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するための手段（第１ 作用 実施例 （ａ）一実施例の説明（第２図） （ｂ）　　他の実施例の説明 発明の効果 図） 〔概要〕 同一機能のチップを二重化して設け、同一動作を行わし
めて一方の出力データを出力するチップー重化システム
において、チップ間の動作チェックを行うチェソク方式
に関し、 スレ−ブ側のイネ−ブル作成回路が故障しても、マスタ
ー側のバス出力時にデ−タチェックを行うことを目的と
し、 同一機能を有する機能チップを複数設け、一方をマスタ
ー、他方をスレ−ブとし、同一動作を行わしめてバス上
にマスター機能チップの出力デタを出力するチップ二重
化システムにおいて、該マスター機能チップと該スレー
ブ機能チップの出力データをチェックするデータチェッ
ク回路と、該データチェック回路の出力を該マスター機
能チップの出力デ＝タのバスへの送出タイミングを制御
するマスターイネーブル信号のタイミングで出力するタ
イミング回路とを有する。

〔産業上の利用分野〕

本発明は、同一機能のチップを二重化して設け、同一動
作を行わしめて、一方の出力データを出力するチップ二
重化システムにおいて、チップ間の動作チェックを行う
チェック方式に関する。

装置の信頼性向上のため、エラ−チェックが盛んに行わ
れていた。

このような信軌性向上の目的のため、同一機能を有する
チップを二重化して設け、同一動作させて、一方の出力
データを出力するととも乙こ、両者の出力データをチェ
ックする二重化システムが提案されている。

この二重化システムにおいて、効率良くエラチェソクを
行うことが求められている。

［従来の技術］ 第３図は従来技術の説明図であり、第３図（Ａ）はチッ
プ二重化システムの説明図、第３図（Ｂ）は従来のチェ
ック方式の説明図である。

チソプ二重化システムは、第３図（Ａ）に示すように、
同一の演算機能を有する２つの演算チップＩａ，１ｂを
設ける。

図では、ＣＰＵ　（中央処理ユニット）を示し、バス（
データバスＡ、データバスＢ）４に対し、制御千ンプ２
、メモリ制御チップ３と２つの演算千ンブｌａ、１ｂが
接続される。

演算チップの一方はマスターチップ１ａであり、他方は
スレ−ブチップ１ｂであり、同一の回路構成を有する。

演算千ップｌａ、１ｂは、制御チップ２の制御の几にデ
−タバスＢからデータを取り入れて、同一の演算を実行
する。

マスターチソブ１ａの演算結果は、バスＢに出力され、
制御チップ２に連知されるとともに、スレーブチップ１
ｂに取り込まれ、スレ−ブチップ１ｂのチェック回路Ｃ
Ｈで、スレーブチップ１ｂの演算結果とチェックされ、
チェック結果は、制御チップ２に通知される。

このよう番こ、演算チップＩａ，１ｂを二重化し、同一
演算を行わしめ、両者の演算結果をチェックするチップ
二重化システムでは、一Ｃ的に行われているバリティチ
ェックやＥＣＣチェックを要しないものとして注目され
ている。

即ち、バリティチェックやＥＣＣチェックは、データに
冗長性を持たせて、エラーがおきたことを検出するもの
であるが、例えば、バリティナエックでは１ビットを付
加ビットを要する。

このため、この付加ビットのため、回路やバス上にその
ための付加構成を要し、パリティジェネレー夕やバリテ
ィチェッ力が必要となり、付加ビソトのないものに比し
、約２割物量が大となり、コストアンプとなる。

ところが、チップを二重化してバリティチェックを止め
ると、一見チップ分コストアップとなるが、チンブはＬ
ＳＩで作られるため、作れば作る程安くなる。

このため、チップを二重化した方が、パリティを付加し
たものよりコストが安く済む。

このようなチップ二重化システムにおいては、データの
チェックが不可欠であり、従来は第３図（Ｂ）に示すよ
うにしていた。

マスターチップ１ａは、演算結果をマスターイ７−プル
信号ＭＳＴ−ＥＮＡＢＬＥによってドライハｌＯａから
バス４に出力する。

スレ−ブチップ１ｂは、バス４からマスターの出力をレ
シーハＩ１ｂで取込み、ＥＸＯＲ　（エククル−シブ　
オア）回路で構成されるデータチェック回路１２でスレ
ーブ出力とマスター出力を比較し、比較結果はスレ−ブ
イネーブル信号ＳＬＶＥＮＡＢＬＥのタイミングでＡＮ
Ｄ　（アンド）ゲートで構成されるタイミング回路１３
により出力される。

尚、ｌｌａはマスター側のバスレシーハー、１０ｂはス
レーブ側のパスドライバーである。

これによって、マスター、スレーブの演算出力の照合チ
ェックができる。

〔発明が解決しようとする課題〕

しかしながら、従来技術では、スレーブ側のイネーブル
信号のタイミングでチェックしているため、又データの
チェックだけのため次のような問題点があった。

■　スレ−ブ側のイネ−ブル信号のタイミングでチェッ
クしているので、スレーブ側のイネ−ブル作成回路が故
障して、スレーブイネーブル信号が作成されないと、マ
スター、スレ−ブとも出力を発しても、データチェック
が行われない。

■　データのチェックしかしていないため、マスター側
のイネーブル作成回路が故障して、勝手にマスターイネ
ーブル信号を発すると、バス４上にマスターチップｌａ
からデータが誤って出力され、他のチップ（メモリ制御
チップ３等）とバスファイトが生じるが、これを検出で
きない。

従って、本発明は、スレーブ側のイネーブル作成回路が
故障しても、マスター側のバス出力時にデータチェック
を行うことのできるチップ二重化システムのチェック方
式を桿供することを目的とする。

又、本発明は、マスター側のイネーブル作成回路の故障
を検出することのできるチップ二重化システムのチェッ
ク方式を提供することを目的とする。

〔課題を解決するための手段〕 第１レ１は本発明の原理図である。

本発明の請求項（１）は、第１図（Ａ）に示すように、
同一機能を有する機能千ンプｌａ、■ｂを複数設け、一
方をマスター、他方をスレ−ブとし、同一動作を行わし
めてパス４上にマスター機能チップ１ａの出力データを
出力するチップ二重化システムにおいて、該マスター機
能チップ１ａと該スレ−ブ機能チップ１ｂの出力データ
をチェックするデータチェック回路１２と、該デ−タチ
ェック回路１２の出力を、該マスター機能チップｌａの
出力データのパス４への送出タイミングを制御するマス
ターイネーブル信号のタイミングで出力するタイミング
回路１３とを有するものである。

又、本発明の請求項（２）は、第１図（Ｂ）に示すよう
に、同一機能を有する機能チップｌａ、１ｂを複数設け
、一方をマスター、他方をスレーブとし、同一動作を行
わしめてバス４上にマスター機能チツブ１ａの出力デー
タを出力するチツプ二重化システムにおいて、該マスタ
ー機能チップｌａと該スレーブ機能チップ１ｂの出力デ
ータをチェックするデータチェック回路１２と、各々出
力デタのハ゛ス４への送出タイミングを＠？ａｌｌする
マスター機能チップ１ａのマスターイネーブル信号と、
スレーブ機能チップ１ｂのスレーブイ不一ブル信号とを
チェックするイネーブルチェック回路１４とを有するも
のである。

［作用〕 本発明の請求項（１）では、マスター側のイネ−フル信
号のタイミングでチェックするので、チェックタイミン
グはマスター側から実際にバス４へ出力が出された時点
となる。

このため、スレーブ側のイネ−ブル作成回路が故障して
も、パス４ヘマスターから出力データが出力される時に
データチェックされ、チェックレスを解消できる。

尚、マスター側のイネーブル信号が出力されない故障も
考えられるが、この場合バス４にマスクのデータが出力
されないので、データチェックは意味がない。

又、本発明の請求項（２）では、マスター、スレーブの
イ不−ブル信号をチェックしているので、マスター側の
イネーブル作成回路が故障すれば、直ち番こ検出でき、
バスファイト状態を放置することがない。

しかも、スレーブ側のイネーブル信号作成回路の故障も
検出できる。

〔実施例〕

（ａ）　　一実施例の説明 第２図は本発明の一実施例構成図である。

図中、第１図及び第３図で示したものと同一のものは、
同一の記号で示してある。

イネーブルチェック回路１４は、ＥＸ−ＯＲ回路で構成
され、入力されるマスターイネーブル信号ＭＳＴ−ＥＮ
ＡＢＬＥとスレーブイネーブル信号ＳＬＶ−ＥＮＡＢＬ
Ｅとの一致、不一致を検出し、不一致時にイネ−ブルエ
ラーＥＮＡＢＬＥＥＲＲＯＲを出力する。

ｌ５はオアゲートであり、アンドゲート１３のデータエ
ラーと、イネ−ブルチェック回路１４のイネーブルエラ
ーとのオアをとり、エラ−ＥＲＲＯＲを出力する。

１６ａ、１６ｂは各々イネ−ブル許可ゲートであり、出
力反転型アンドゲ〜トで構成され、各々ハイレベルのマ
スターチップ指示＋ＭＡＳＴＥＲＣ　Ｈ　Ｉ　Ｐとマス
ターイネーブル信号とが、ロレベルのスレ−ブチップ指
示Ｓ　Ｌ　Ａ　Ｖ　Ｅ　　Ｃ　Ｈ　ＩＰとスレーブイネ
ーブル信号とが入力され、各々ドライハ１０ａ、１０ｂ
に出力するものである。

４０はイネ−ブル信号伝達線であり、マスクチンブｌａ
からマスターイネーブル信号をスレーブチップ１ｂへ伝
達するためのものである。

マスターチップ１ａ、スレーブチ・ンプ１ｂとが決まる
と、マスターチップｌａには、ハイレベルのマスターチ
ップ指示＋ＭＡＳＴＥＲ−ＣＨ　Ｉ　Ｐが人力され、イ
ネーブル許可ゲート１６ａが開いて、ドライバ１０ａは
マスターイネーブル信号ＭＳＴ−ＥＮＡＢＬＥに応じて
駆動される状態となる。

一方、スレーブチップ１ｂには、ローレベルのスレ−ブ
チップ指示ＳＬＡＶＥ−ＣＨ　Ｉ　Ｐが入力され、アン
ト′ゲート１６ｂは閉じ、ドライバ１０ｂのスレーブイ
ネーブルＳＬＶ−ＥＮＡＢＬＥによる駆動は禁止される
。

このため、スレ−ブチノプ１ｂからのバス４へのデータ
出力は禁止される。

マスター千７ブｌａとスレーブチップ１ｂは同一構成で
あるから、人力データがバス４より与えられ、演算が指
示されると、同一の演算を実行し、演算結果の出力にお
いて、マスターイネーブル信号とスレ−ブイネーブル信
号が上がる。

マスターチップｌａでは、マスターイネーブル信号によ
ってドライバ１０ａが駆動され、バス４へ演算結果を出
力する。

この演算結果は、バス４よりスレーブチップ１ｂへ人力
され、マスターイネーブル信号は伝達線４０よりスレー
ブチップ１ｂに入力する。

スレーブチップ１ｂでは、バス４のマスター演算結果を
レシーバｌ１ｂで受け、デ−タチェック回路１２に入力
する。

データチェック回−路１２には、スレーブ演算結果が人
力されているので、マスター演算結果との一致、不一致
が検出され、不一致ならハイレヘルの不一致出力を発し
、タイミング回路１３でマスターイネーブル信号のタイ
ミングでデータエラーとして出力される。

又、スレ−ブチップ１ｂに入力されたマスクイネーブル
信号はイネーブルチェック回路１４でスレーブイネーブ
ル信号とチェックされ、不一致ならハイレベルのイネー
ブルエラーを発する。

タイミング回路１３とイネ−ブルチェック回路１４の出
力はオアゲ−ト１５を介しエラ−ＥＲＲＯＲとして、例
えば、第３図（Ａ）の制御チップ２に通知される。

このようにして、マスターイネーブルのタイミングでデ
ータチェックするので、マスター側がデタをバス４へ出
力すれば必ずデ−タチェ．ンクが行われる。

又、マスター、スレ−ブのイネーブル信号をチェックし
ているのでマスター側のイネ−ブル作成回路が故障した
ことを直ちに検出でき、バスファイト状態を放置するこ
とがない。

（１））他の実施例の説明 上述の実施例では、二重化チップを演算チップで説明し
たが、他のチップであってもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、以下の効果を奏す
る。

■　請求項（１）では、マスターイネーブルのタイミン
グでデータチェックするので、マスター側がデータをバ
スへ出力すれば、必ずデータチェックが行われるという
効果を奏し、スレーブイネーブル作成回路の障害でデー
タチェックが行われなくなるという事態を防げる。

■　請求項（２）では、マスター、スレーブの両イネー
ブル信号をチェックしているので、マスク側のイネ−ブ
ル作成回路が故障したことを直ちに検出でき、バスファ
イトを放置することがないという効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は従来技術の説明図である。 図中、１ａ，１ｂ−機能チップ、 ４　ハ゛ス、 １２−データチェック回路、 １３−タイミング回路、 １４＝−イネーブルチェック回路。

Claims (2)

【特許請求の範囲】
1. （１）同一機能を有する機能チップ（１ａ、１ｂ）を複
   数設け、一方をマスター、他方をスレーブとし、同一動
   作を行わしめてバス（４）上にマスター機能チップ（１
   ａ）の出力データを出力するチップ二重化システムにお
   いて、 該マスター機能チップ（１ａ）と該スレーブ機能チップ
   （１ｂ）の出力データをチェックするデータチェック回
   路（１２）と、 該データチェック回路（１２）の出力を、該マスター機
   能チップ（１ａ）の出力データのバス（４）への送出タ
   イミングを制御するマスターイネーブル信号のタイミン
   グで出力するタイミング回路（１３）とを有することを 特徴とするチップ二重化システムのチェック方式。
2. （２）同一機能を有する機能チップ（１ａ、１ｂ）を複
   数設け、一方をマスター、他方をスレーブとし、同一動
   作を行わしめてバス（４）上にマスター機能チップ（１
   ａ）の出力データを出力するチップ二重化システムにお
   いて、 該マスター機能チップ（１ａ）と該スレーブ機能チップ
   （１ｂ）の出力データをチェックするデータチェック回
   路（１２）と、 各々出力データのバス（４）への送出タイミングを制御
   するマスター機能チップ（１ａ）のマスターイネーブル
   信号と、スレーブ機能チップ（１ｂ）のスレーブイネー
   ブル信号とをチェックするイネーブルチェック回路（１
   ４）とを有することを 特徴とするチップ二重化システムのチェック方式。