JPH03217956A - データ書き込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 〔概要〕 〔産業上の利用分野〕 〔従来の技術〕 〔発明が解決しようとする課題〕 〔課題を解決する手段〕 〔実施例〕 本発明の一実施例を示す図（第２図） ［発明の効果］ ［概　要］ 外部データバス等から、そのデータ幅と異なるデータア
クセス幅のローカルメモリへデータを直接転送し得るデ
ータバスからのデータ書き込み制御方式に関し、 データバスの転送速度と同一速度でデータをローカルメ
モリなどへ転送することを目的とし、データバスのデー
タ幅と所定の値だけ小さい同一の書き込みデータ単位の
複数個のローカルメモリへ、データバスからのデータを
書き込むディジタルデータ処理システムにおいて、分割
制御信号に応答してデータバスからのデータを複数個の
ローカルメモリのデータ書き込み入力の各々へ１単位ア
クセスタイム内に分割するデータ分割回路と、入力制御
信号に応答してデータ分割回路の出力を対応メモリのデ
ータ書き込み入力へ接続する書き込みデータ単位入力回
路と、複数個のローカルメモリの各々のアドレス入力へ
接続され、書き込みアクセスでの分割に応じて決まる各
ローカルメモリの書き込みアドレスを対応アドレス入力
へｌ単位アクセスタイム内に出力する書き込みアドレス
発生回路と、書き込みアクセスに応答して分割制御信号
及び入力制御信号を出力する書き込み入力制御回路とを
設けて構成した。

〔産業上の利用分野〕

本発明は、外部データバス等から、そのデータ幅と異な
るデータアクセス幅のローカルメモリへデータを直接転
送し得るデータ書き込み制御方式に関する。

データ処理システムにおいては、そこで処理されるデー
タをデータバスを介してその所要構成要素間で転送して
必要なデータ処理を行なうようにしている。そして、デ
ータ処理速度に対する高速化要求は、そのデータ処理に
係わる各構成要素の動作速度等の高速化要求となって現
れている。データバスもその動作速度等の高速化要求の
対象となっている。データバスに対する高速化要求は、
そのプロセッサの外部データバスのデータ幅への拡張要
求である。

この外部データバスのデータ幅の拡張に、プロセッサ内
のバス幅も合わせてしまうと、そのハードウェア量が増
大するばかりでなく、プロセッサにおける基本演算速度
の低下を招来する。その兼ね合いを図る手段として、外
部データバスのデータ幅と、内部データバスのデータ幅
とを異ならしめてシステム内のデータ転送系を構築して
いる。

現在、標準的に用いられているデータバスは、４バイト
程度である。

〔従来の技術〕

前述のように、システム内の外部データバスのデータ幅
と、内部データバスのデータ幅とを異ならしめる場合に
おける外部データバスと、内部データバスとの間に読み
出しバッファを設けてデータの相互乗り入れを行なって
、前記データ幅の差異を吸収させるようにしている。前
記外部データバスには、メモリなどが接続され、前記内
部データバスには、レジスタ、ローカルメモリなどが接
続される。

〔発明が解決しようとする課題〕

外部データバスと、内部データバスとの間に読み出しバ
ッファを設けるシステム構成にすると、外部データを一
旦読み出しバッファにセットした後に、そのデータを内
部データバス幅に分けて内部メモリなどへ転送しなけれ
ばならない。又、内部メモリなどからの外部データバス
への転送においても、外部データバス幅のデータを読み
出しバッファにセットした後に、そこからデータを読み
出さねばならない。そのため、外部データバスの転送速
度の向上は図れるが、データ転送命令自体の処理速度の
向上は殆ど見られない。

本発明は、斯かる問題点に鑑みて創作されたもので、デ
ータバスの転送速度と同一速度でデータを内部メモリな
どへ転送し得るデータ書き込み制御方式を捉供すること
をその目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図に示す
ように、本発明は、データバス２のデー？幅と所定の値
だけ小さい同一の書き込みデータ単位の複数個のローカ
ルメモリ４＝　　（ｉ＝１．２，・・・，ｎ）へ、前記
データバス２からのデータを書き込むディジタルデータ
処理システムに次の構成要素を設けて構成される。その
構成要素は、分割制御信号に応答して前記データバス２
からのデータを前記複数個のローカルメモリ４ｉのデー
タ書き込み入力の各々へ１単位アクセスタイム内に分割
するデータ分割回路６と、入力制御信号に応答して前記
データ分割回路６の出力を対応メモリのデータ書き込み
入力へ接続する書き込みデータ単位入力回路８■と、前
記複数個のローカルメモリ４ｉの各々・のアドレス入力
へ接続され、書き込みアクセスでの前記分割に応じて決
まる各ローカルメモリの書き込みアドレスを対応アドレ
ス入力へ前記１単位アクセスタイム内に出力する書き込
みアドレス発生回路１０と、前記書き込みアクセスに応
答して前記分割制御信号及び入力制御信号を出力する書
き込み入力制御回路１２である。

〔作　用］ データバス２から転送されて来てデータ分割回路６へ入
力されたデータは、該データ分割回路６で１単位アクセ
スタイム内に書き込みデータ単位の各々に分割される。

分割された書き込みデータ単位の一部、又は全部にダミ
ーピットを含んでもよい。その各書き込みデータ単位は
、対応する書き込みデータ単位入力回路８、を経てそれ
対応のローカルメモリのデータ書き込み入力へ与えられ
る。

その各ローカルメモリの書き込みアドレス入力へは、書
き込みアドレス発生回路１０から書き込みアドレスが前
記１単位アクセスタイム内に供給されて来るので、その
書き込みアドレスで指定される当該ローカルメモリの記
憶位置に該ローカルメモリのデータ書き込み入力へ入力
されて来た前記書き込みデータ単位は書き込まれる。

従って、データバス２のデータ幅と異なる書き込みデー
タ単位のローカルメモリの各々に、データバス２を経て
転送されて来たデータは、ディジタルデータ処理システ
ム内のソフトウエア制御系によるソフト的逐一の制御を
要することなしに、前記１単位アクセスタイム内に書き
込むことが出来る。

〔実施例］ 第２図は本発明の一実施例を示す。この実施例は、コン
ピュータシステムにおける実施例であり、ローカルメモ
リの数をｎとし、ローカルメモリアドレスの下位ビット
の数をＮで表すと、ｆｏｇ．　ｎ一Ｎとする関係でコン
ピュータシステムを構成する場合のメモリ数を２で、ｌ
ｏｇ．２＝Ｎ＝１とする場合についての実施例である。

その外部データバス２０はシフタ２２に接続されるが、
外部データバス２０には、例えばメモリ等（図示せず）
が接続される。シフタ２２は、内部データバス２４を介
してマルチプレクサ３０の一方入力へ、又内部データバ
ス２６を介してマルチプレクサ３２の一方入力へ接続さ
れている。シフタ２２には、そのシフト制御信号が制御
部３４から与えられる。

？、マルチプレクサ３０及び３２の他方入力にはＡＬＵ
３　６の出力が内部データバス２８を介して供給される
。マルチプレクサ３０の出力は、ローカルメモリ４Ｉの
書き込みデータ入力へ与えられ、マルチプレクサ３２の
出力は、ローカルメモリ４２の書き込みデータ入力へ与
えられる。ローカルメモリ４１、及びローカルメモリ４
■の出力はマルチブレクサ４６を経てＡＬＵ３６へ供給
される。

ローカルメモリアドレスセット域４０の上位ビットアド
レス出力は、ローカルメモリ４■の書き込みアドレス入
力へ直接供給されるが、ローカルメモリ４Ｉの書き込み
アドレス入力へは＋１加算回路４２を経たもの、又はそ
のままのものがマルチプレクサ４４を経て供給される。

ローカルメモリアドレスセット域４０のＬＳＢセット域
５２は、前記シフト制御信号として、直接、又はインバ
ータ５４を介してシフタ２２へ供給される。オア回路５
６を経たデータセント指示信号セット域４日及びインバ
ータ５４の出力は、書き込み信号セント域５０の出力の
有無に従ってアンド回路６０を？してローカルメモリ４
Ｉへ供給され、オア回路５８を経たＬＳＢセット域５２
及びデータセット指示信号セット域４８の出力は、書き
込み信号セット域５０の出力の有無に従ってアンド回路
６２を介してローカルメモリ４■へ供給される。

第２図において、外部データバス２０は、第１図のデー
タバス２に対応し、ローカルメモリ４Ｉ，４■は、第１
図のローカルメモリ４ｉに対応する。

シフタ２２は、第１図のデータ分割回路に対応する。マ
ルチブレクサ３０．３２は、第１図の書き込みデータ入
力回路８ｉに対応する。制御部３４、ローカルメモリア
ドレスセント域４０、ＬＳＢセット域５２、＋１加算回
路４２、マルチプレクサ４４は、第１図の書き込みアド
レス発生回路１０に対応する。ＬＳＢセット域５２、イ
ンバータ５２、データセット指示信号セット域４８は、
第１図の書き込み入力制御回路１２に対応する。

前述システム構成における異データバス間データ転送動
作を以下に説明する。

先ス、コンピュータシステムにおける動作にお？て、内
部メモリ間のデータ読み出しが必要になった場合の動作
を説明する。

そのローカルメモリ４１及びローカルメモリ４■からの
データ読み出し命令は、制御部３４の制御によって命令
レジスタ３８ヘセットされる。その命令レジスタ３８の
ローカルメモリアドレスセット域４０にはローカルメモ
リアドレスが、又データセット指示信号セット域４８及
び書き込み信号セット域５０には、Ｐ　＝Ｗ＝“０′゛
がセットされる。Ｗ＝“′０”であるから、アンド回路
６０及びアンド回路６２からの信号は、いずれも“′０
″となり、ローカルメモリ４１及びローカルメモリ４■
は、いずれも読み出し動作となる。そして、この読み出
しにおけるローカルメモリアドレスのＬＳＢが、０の値
であるときには、そのローカルメモリアドレスのうちの
ＬＳＢを除いたアドレス（エントリアドレス）が、ＬＳ
Ｂセット域５２　（当Ｊ亥ローカルメモリアドレスのＬ
ＳＢ、即ち０）及びデータセット指示信号セット域４８
（Ｐ、又はｐ）の出力によって制御されるマルチブレク
サ４４を？てローカルメモリ４ｉのアドレス入力へ供給
されるのに対して、ローカルメモリアドレスのＬＳＢが
、０の値であるときには、そのローカルメモリアドレス
のうちのＬＳＢを除いたアドレスが、直接ローカルメモ
リ４■のアドレス入力へ供給される。従って、いずれの
場合にも、ローカルメモＵ４ｉ、又はローカルメモリ４
２の、前記データ読み出し命令で指定されるエントリア
ドレス（前記ローカルメモリアドレスのうちのＬＳＢを
除いたアドレス）のデータが、ローカルメモリ４１、又
はローカルメモリ４■から読み出され、ＬＳＢセット域
５２の出力によって制御されるマルチプレクサ４６を介
してＡＬＵ３　６へ入力される。

次に、コンピュータシステムにおける動作において、Ａ
ＬＵ３　６からの内部メモリへのデータ書き込みが必要
になった場合の動作を説明する。

そのローカルメモリ４ｉ及びローカルメモリ４■からの
データ書き込み命令は、制御部３４の制御によって命令
レジスタ３８ヘセットされる。その命令レジスタ３８の
ローカルメモリアドレスセッ？域４０にはローカルメモ
リアドレスが、又データセット指示信号セット域４８及
び書き込み信号セット域５０には、Ｐ＝“Ｑ　ＩＩ　、
Ｗ　＝＝　Ｉ“１′”がセットされる。Ｗ＝“１”′で
あるから、アンド回路６０及びアンド回路６２からの信
号は、いずれも゛１゛となり、ローカルメモリ４ｉ及び
ローカルメモリ４■は、いずれも書き込み動作となる。

そして、この書き込みにおけるローカルメモリアドレス
のＬＳＢが、０の値であるときには、そのローカルメモ
リアドレスのうちのＬＳＢを除いたアドレスが、ＬＳＢ
セット域５２　（当該ローカルメモリアドレスのＬＳＢ
、即ち０）及びデータセット指示信号セット域４８（Ｐ
、又はｐ）の出力によって制御されるマルチブレクサ４
４を経てローカルメモリ４ｉのアドレス入力へ供給され
るのに対して、ローカルメモリアドレスのＬＳＢが、０
の値であるときには、そのローカルメモリアドレスのう
ちのＬＳＢを除いたアドレスが、直接ローカルメモリ４
■のアドレス入力へ供給される。従って、いずれの場合
にも、ＡＬＵ３　６からデータセント指示信号セット域
４８の出力で制御されるマルチプレクサ３０およびマル
チプレクサ３２を介してＡＬＵ３６から与えられる書き
込みデータは、ローカルメモリ４ｉ、又はローカルメモ
リ４２の、前記データ書き込み命令で指定されるエント
リアドレス（前記ローカルメモリアドレスのうちのＬＳ
Ｂを除いたアドレス）で指定されるローカルメモリ４ｉ
、又はローカルメモリ４２へ書き込まれる。

コンピュータシステムにおける動作において、前述のよ
うな内部メモリへのデータの書き込み、又は内部メモリ
へのデータの読み出しのほかに、外部メモリと、・ロー
カルメモリとの間のデータ転送が必要になった場合の動
作を説明する。

先ず、外部メモリから外部データバス２０を経テローカ
ルメモリへデータを書き込む動作について説明する。こ
のデータ書き込み動作においては、そのデータ書き込み
命令が、制御部３４の制御によって命令レジスタ３８ヘ
セットされる。その命令レジスタ３８のローカルメモリ
アドレスセット？４０にはローカルメモリアドレスが、
又データセット指示信号セット域４８及び書き込み信号
セット域５０には、Ｐ＝Ｗ＝’“１゛゜がセッ卜される
が、ローカルメモリアドレスセット域４０にセットされ
る書き込みアドレス（ローカルメモリのアドレス）は、
前記データ書き込み命令によってローカルメモリ４Ｉ及
びローカルメモリ４■へ書き込もうとする書き込みデー
タのうちの、ローカルメモリへのアクセス単位で最初に
書き込まれるデータ単位（例えば、４バイト）のための
アドレス（先頭アドレス）である。Ｗ＝”１”であるか
ら、アンド回路６０及びアンド回路６２からの信号は、
いずれも“′１″となり、ローカルメモリ４ｌ及びロー
カルメモリ４■は、いずれも書き込み動作となる。そし
て、この書き込みにおけるローカルメモリアドレスのＬ
ＳＢが、０の値であるときには、シフタ２２において外
部データバス２０を経て転送されて来た３２ビットのデ
ータのうちの、上位１６ビノトが内部データバス２４を
経て、さらにデータセット指示信号セット域４８の出力
によっ？制御されるマルチブレクサ３０を経てローカル
メモリ４ｉへ供給され、又前記３２ビットのデータのう
ちの、下位１６ビットは内部データバス２６を経て、さ
らにデータセット指示信号セット域４８の出力によって
制御されるマルチプレクサ３２を経てローカルメモリ４
ｔへ供給される。このときに、ローカルメモリ４Ｉ及び
ローカルメモリ４■へ供給されるアドレスは、次のアド
レスである。即ち、前記ローカルメモリアドレスのうち
のＬＳＢを除いたアドレスが、ＬＳＢセット域５２（当
該ローカルメモリアドレスのＬＳＢ＝０、即ちａ＝’“
０”）及びデータセット指示信号セット域４８（Ｐ＝’
“１゛゜）の出力によって制御されるマルチブレクサ４
４を経てローカルメモリ４ｉのアドレス入力へ、そのま
ま供給されるし、又前記ローカルメモリアドレスのうち
のＬＳＢを除いたアドレスは、直接ローカルメモリ４■
のアドレス入力へ供給されるので、前述のようにして、
ローカルメモリ４ｉの書き込みデータ入力へ入力されて
来た前記上位１６ビットは、前記ローカルメモ？４１の
アドレス入力へ供給されたエントリアドレスで指定され
るデータ書き込み位置に書き込まれ、又ローカルメモリ
４■の書き込みデータ入力へ入力されて来た前記下位１
６ビットは、前記ローカルメモリ４■のアドレス入力へ
供給されたエントリアドレスで指定されるデータ書き込
み位置に書き込まれる。

また、データセット指示信号セット域４８及び書き込み
信号セット域５０には、Ｐ＝Ｗ＝“１゛がセットされて
いる条件の下で、ローカルメモリアドレスのＬＳＢが、
１の値（ａ＝“ｌ′゛）であるときには、ａ＝“１゛の
信号に応答するシフタ２２は、１６ビットのサーキュラ
シフトを外部データバス２０からの３２ビットのデータ
に対して与えるので、３２ビットのデータのうちの、上
位１６ビットが内部データバス２６を経て、さらにデー
タセソト指示信号セント域４８の出力によって制御され
るマルチプレクサ３２を経てローカルメモリ４２へ供給
され、又前記３２ビントのデータのうちの、下位１６ビ
ノトは内部データバス２？を経て、さらにデータセット
指示信号セット域４８の出力によって制御されるマルチ
プレクサ３０を経てローカルメモリ４ｉへ供給される。

このときに、ローカルメモリ４１及びローカルメモリ４
■へ供給されるアドレスは、次のアドレスである。その
ローカルメモリアドレスのうちのＬＳＢを除いたアドレ
ス（以下、上位アドレスビットと言う。）が、ローカル
メモリアドレスのＬＳＢ＝１、即ちａ＝　１１　１　１
１の場合と同様に、直接ローカルメモリ４■のアドレス
入力へ供給されるのに対して、ローカルメモリ４Ｉのア
ドレス入力には、＋１加算回路４２からマルチプレクサ
４４を経て上位アドレスビット＋１が供給される。従っ
て、前述のようにして、ローカルメモリ４ｉの書き込み
データ入力へ入力されて来た前記下位１６ビットは、前
記ローカルメモリ４ｉのアドレス入力へ供給されたエン
トリアドレスで指定されるデータ書き込み位置に書き込
まれ、又ローカルメモリ４２の書き込みデータ入力へ入
力されて来た前記上位１６ビットは、前記ローカルメモ
リ４■のアド？ス入力へ供給されたエントリアドレスで
指定されるデータ書き込み位置に書き込まれる。

前述のようにして、ローカルメモリ４１、及び口−カル
メモリ４■へ書き込まれたデータを外部データバス２０
を経て図示しない外部メモリへ読み出す読み出し回路系
は、本発明の要旨には直接関係のない技術的事項である
ため、第２図には、図示してないが、この読み出し回路
系の構成は、各種回路構成を採り得る。例えば、ＡＬＵ
３６の２出力データの各々を一旦、格別に２個のバッフ
ァレジスタ（図示せず）に書き込んだ後に、該両バッフ
ァレジスタのデータを外部データバス２０へ乗せるハー
ドウェア処理を介して外部メモリへ読み出すことが出来
る。

なお、前記実施例においては、ローカルメモリ２個を用
いる例を説明したが、外部データバス２０のデータ幅及
び／又はローカルメモリへのアクセス単位の変更の有無
を問わず、ローカルメモリの数と、ローカルメモリアド
レスの、前記数に対して用いられる下位ビットの数との
関係を予め決められた数関係とするシステム構成の場合
への本発明の拡張性は、少しも失われない。具体的には
、前述したように、１２ｏｇｚｎ＝Ｎとする前記数関係
である。その場合に、シフタ２２、＋１加算回路４２、
マルチプレクサ４４、マルチプレクサ３０、マルチプレ
クサ３２及びマルチプレクサ４６の各動作を前記拡張に
応じた各動作へ拡張し得るようにその回路構成の変更を
要することは、言うまでもない。この場合における各メ
モリと、そのエントリアドレスとの関係は、次の表に示
すようになる。

又、外部データバス２０を経て入力されたデータの前述
のような書き込みデータ単位への区分けと、その分けら
れた各書き込みデータ単位の書き込みアドレスとの関係
が、当該データについてその書き込みと読み出しとの間
に、一定しているならば、該関係が前述のような関係で
なくてもよい。

〔発明の効果〕

以上述べたところから明らかなように本発明によれば、
データバスからのデータの各ローカルメモリへの分割と
、それらデータの対応するローカルメモリへの書き込み
アドレスの発生とを１サイクル内に行なうようにしたの
で、前記データのローカルメモリへの書き込みを１サイ
クルで達成することが出来る。この書き込みに要するＣ
ＰＵ負担の軽減が図れる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図である。 第１図及び第２図において、 ２はデータバス（外部データバス２０）、４ｉはローカ
ルメモリ、 ６はデータ分割回路（シフタ２２）、 ８、は書き込みデータ単位入力回路（内部データバス２
４ｉ２６、マルチプレクサ３０．３２）、１０は書き込
みアドレス発生回路（制御部３４、ローカルメモリアド
レスセット域４０、ＬＳＢセット域５２、＋１加算回路
４２、マルチプレクサ４４）である。 １２は書き込み入力制御回路（ＬＳＢセット域５２、イ
ンバータ５２、データセット指示信号セット域４８）で
ある。 ４九哨≦θ月り１４牝工里プ’ｏｖ７図第ｌ図

Claims (1)

【特許請求の範囲】
1. （１）データバス（２）のデータ幅と所定の値だけ小さ
   い同一の書き込みデータ単位の複数個のローカルメモリ
   （４＿ｉ）（ｉ＝１、２、・・・、ｎ）へ、前記データ
   バス（２）からのデータを書き込むディジタルデータ処
   理システムにおいて、分割制御信号に応答して前記デー
   タバス（２）からのデータを前記複数個のローカルメモ
   リ（４＿ｉ）のデータ書き込み入力の各々へ１単位アク
   セスタイム内に分割するデータ分割回路（６）と、入力
   制御信号に応答して前記データ分割回路（６）の出力を
   対応メモリのデータ書き込み入力へ接続する書き込みデ
   ータ単位入力回路（８＿ｉ）と、前記複数個のローカル
   メモリ（４＿ｉ）の各々のアドレス入力へ接続され、書
   き込みアクセスでの前記分割に応じて決まる各ローカル
   メモリの書き込みアドレスを対応アドレス入力へ前記１
   単位アクセスタイム内に出力する書き込みアドレス発生
   回路（１０）と、 前記書き込みアクセスに応答して前記分割制御信号及び
   入力制御信号を出力する書き込み入力制御回路（１２）
   とを設けたことを特徴とするデータバスからのデータ書
   き込み制御方式。