JPH05308254A

JPH05308254A - 電子回路

Info

Publication number: JPH05308254A
Application number: JP4111732A
Authority: JP
Inventors: Kazuya Masuda; 和也増田; Norifumi Sugimura; 憲史杉村; Akinori Morimoto; 成則森本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-04-30
Filing date: 1992-04-30
Publication date: 1993-11-19

Abstract

(57)【要約】【構成】データ入力端子Ｄ、クロック入力端子ＣＫ及び
データ出力端子Ｑを有するエッジトリガ型フリップフロ
ップ１と、二つの入力端子Ａ及びＢ、選択端子Ｓ及び出
力端子Ｙを有する２とを備えている電子回路。セレクタ
２の入力端子Ｂにデータが入力され、入力端子Ａにフリ
ップフロップ１の出力が入力される。セレクタ２の出力
端子Ｙの出力は、フリップフロップ１のデータ入力端子
Ｄに入力される。【効果】データ記憶時以外はセレクタ２を介してフリッ
プフロップ１にその出力が帰還されるため、クロック信
号のノイズによる誤動作が生じない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ノイズによる誤動作が
防止された電子回路に関し、特に、エッジトリガ型フリ
ップフロップ等のエッジトリガ型記憶回路の誤動作を防
止する機能を有する電子回路に関する。

【０００２】

【従来の技術】エッジトリガ型フリップフロップ（Ｄフ
リップフロップ）等のエッジトリガ型記憶回路は、クロ
ック信号の立ち上がり又は立ち下がりに応じて、入力さ
れているデータを記憶することのできる回路である。図
３は、従来のエッジトリガ型フリップフロップを示して
いる。このエッジトリガ型フリップフロップは、データ
入力端子Ｄと、クロック入力端子ＣＫと、データ出力端
子Ｑ及びＱバーと、リセット端子Ｒとを有している。

【０００３】図４を参照して、このエッジトリガ型フリ
ップフロップの動作を説明する。データ入力端子Ｄに
は、図４（ａ）に示されるように、所定の時刻にデータ
（ＤＡＴＡ）が入力される。クロック入力端子ＣＫに
は、図４（ｂ）に示されるクロック（クロックパルス）
信号が入力される。クロック信号の立ち上がり時にデー
タ入力端子Ｄに入力されていた信号が、図４（ｃ）に示
されるように、データ出力端子Ｑに出力される。データ
出力端子Ｑの出力は、次のデータがクロック信号に同期
してデータ入力端子Ｄに入力されるまで、一定の値とな
る。データ出力端子Ｑバーからは、データ出力端子Ｑか
ら出力される信号の反転信号が出力される。、リセット
端子Ｒには、記憶内容をリセットするためのリセット信
号が印加される。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、クロック信号のノイズによって、
データ出力端子Ｑ（Ｑバー）からの出力信号が変化する
ことがあった。もし、図５（ｂ）に示されるようにクロ
ック信号にノイズが混入すると、そのノイズがクロック
入力端子ＣＫに入力された時に、データ入力端子Ｄの不
定状態（図５（ａ））が、データ出力端子Ｑ（Ｑバー）
に出力される（図５（ｃ））。このため、エッジトリガ
型フリップフロップの記憶が破壊される。

【０００５】このようなノイズによる誤動作を防止する
従来技術には、電子回路全体をシールド材等によりカバ
ーする技術や、コンデンサを回路の一部に設けることに
よりノイズがクロック入力端子ＣＫに入力されないよう
にした技術がある。しかし、そのような技術によって
も、ノイズの発生を完全に防止することはできない。こ
のため、従来技術によれば、ノイズによる誤動作の発生
確率を低減することはできても、完全に防止することは
できないという問題がある。

【０００６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ノイズによ
る誤動作が起こることが防止された電子回路、特に、エ
ッジトリガ型フリップフロップ等のエッジトリガ型記憶
回路の誤動作を防止する機能を有する電子回路を提供す
ることにある。

【０００７】

【課題を解決するための手段】本発明の電子回路は、記
憶されるべきデータが入力されるデータ入力端子、クロ
ツク信号が入力されるクロック入力端子、及び記憶して
いるデータを出力するデータ出力端子を有するエッジト
リガ型記憶回路と、二つの入力端子、選択端子、及び出
力端子を有し、該選択端子に入力された選択信号に応じ
て、該二つの入力端子の各々に入力されている信号の一
方を選択し、該選択された信号を該出力端子に提供する
選択回路と、を備え、該選択回路の該二つの入力端子の
一方には、該エッジトリガ型記憶回路に記憶させるべき
データが入力され、該選択回路の該二つの入力端子の他
方には、該エッジトリガ型記憶回路の該データ出力端子
からの出力が入力され、該選択回路の該出力端子からの
出力は、該エッジトリガ型記憶素子の該データ入力端子
に入力され、そのことにより上記目的が達成される。

【０００８】前記エッジトリガ型記憶回路に記憶させる
べきデータが、前記エッジトリガ型記憶回路の前記クロ
ック入力端子に入力するクロック信号に同期して、前記
選択回路の前記二つの入力端子の一方に入力され、該エ
ッジトリガ型記憶回路に記憶させるべきデータが該選択
回路の該二つの入力端子の一方に入力されている間に、
前記選択信号により選択された該データが、該選択回路
の前記出力端子に出力されることが好ましい。

【０００９】前記エッジトリガ型記憶回路がエッジトリ
ガ型フリップフロップを有していてもよい。

【００１０】

【実施例】以下に、本発明を実施例について説明する。
図１を参照して、本実施例の回路構成を説明する。本実
施例の電子回路は、エッジトリガ型フリップフロップ
（エッジトリガ型記憶回路のひとつ）１とセレクタ（選
択回路）２とを有している。エッジトリガ型フリップフ
ロップ１は、データ入力端子Ｄ、クロック入力端子Ｃ
Ｋ、データ出力端子Ｑ及びＱバー、及びリセット端子Ｒ
を有している。セレクタ２は、二つの入力端子Ａ及び
Ｂ、選択端子Ｓ、及び出力端子Ｙを有している。このセ
レクタ２は、選択端子Ｓに入力された選択信号に応じ
て、二つの入力端子Ａ及びＢの各々に入力されている信
号の一方を選択し、選択された信号を出力端子Ｙに提供
する。

【００１１】セレクタ２の二つの入力端子Ａ及びＢの一
方の入力端子Ｂには、エッジトリガ型フリップフロップ
１に記憶させるべきデータ（ＤＡＴＡ）が入力される。
セレクタ２の他方の入力端子Ａには、エッジトリガ型フ
リップフロップ１のデータ出力端子Ｑからの出力（ＯＵ
ＴＰＵＴＤＡＴＡ）が入力される。セレクタ２の出力
端子Ｙからの出力は、エッジトリガ型フリップフロップ
１のデータ入力端子Ｄに入力される。

【００１２】エッジトリガ型フリップフロップ１のクロ
ック入力端子ＣＫには、クロック信号が入力される。よ
り詳細には、クロック信号は、まず、負論理ＡＮＤ回路
３の二つの入力端子の一方に入力され、その後、エッジ
トリガ型フリップフロップ１のクロック入力端子ＣＫに
入力される。負論理ＡＮＤ回路３の二つの入力端子の他
方には、選択信号が入力される。この結果、クロック信
号及び選択信号の両方が低レベルの場合に於いて、低レ
ベルの信号がエッジトリガ型フリップフロップ１のクロ
ック入力端子ＣＫに入力される。

【００１３】以下に、図２を参照して、本実施例の動作
を説明する。図２（ａ）に示されるように、エッジトリ
ガ型フリップフロップ１に記憶させるべきデータ（ＤＡ
ＴＡ）は、エッジトリガ型フリップフロップ１のクロッ
ク入力端子ＣＫに入力されるクロック信号に同期して、
セレクタ２の二つの入力端子Ｂの一方に入力される。エ
ッジトリガ型フリップフロップ１に記憶させるべきデー
タ（ＤＡＴＡ）がセレクタの入力端子Ｂに入力されてい
る間に、図２（ｂ）に示される選択信号により入力端子
Ｂが選択され、入力端子Ｂに入力されているデータ（Ｄ
ＡＴＡ）が出力端子Ｙに出力される。出力端子Ｙの出力
の波形は、図２（ｃ）に示されている。入力端子Ｂに入
力されているデータが出力端子Ｙに出力されている間
に、図２（ｄ）に示されるクロック信号の立ち上がりが
生じる。このクロック信号の立ち上がりに応じて、図２
（ｆ）に示されるように、エッジトリガ型フリップフロ
ップ１の出力に出力データが表れる。言い替えると、デ
ータが記憶される。

【００１４】一方、エッジトリガ型フリップフロップ１
に記憶させるべきデータ（ＤＡＴＡ）がセレクタ２の入
力端子Ｂに入力されていないとき、すなわち、図２
（ａ）に示されるように、セレクタ２の入力端子Ｂの電
位が不定のときは、選択信号により入力端子Ａが選択さ
れ、入力端子Ａに入力されている信号、すなわち、エッ
ジトリガ型フリップフロップ１のデータ出力端子Ｑの出
力（ＯＵＴＰＵＴＤＡＴＡ）が、出力端子Ｙ及びデー
タ入力端子Ｄに帰還される。このため、図２（ｄ）に示
されるようにクロック信号にノイズが生じても、エッジ
トリガ型フリップフロップ１のデータ出力端子Ｑの出力
は変化しない（図２（ｆ））。

【００１５】このように本実施例によれば、エッジトリ
ガ型フリップフロップ１のデータ出力端子Ｑの出力を、
セレクタ２を介して選択的にデータ入力端子Ｄに帰還す
ることにより、データ記憶時以外にノイズが不意に発生
しても、現在の記憶状態（ＤＡＴＡ）を失わないことが
可能となり、電子回路のノイズによる誤動作が完全に防
止される。

【００１６】なお、本実施例のエッジトリガ型フリップ
フロップ１は、クロック信号の立ち上がりに応じてデー
タの記憶を行う記憶回路であるが、上記説明から明らか
なように、本発明はクロック信号の立ちさがりに応じて
データの記憶を行う記憶回路にも適用できる。また、エ
ッジトリガ型記憶回路は、フリップフロップの他、複数
のフリップフロップを有するカウンタ、レジスタ及びシ
フトレジスタであってもよい。

【００１７】

【発明の効果】本発明によれば、エッジトリガ型記憶回
路の出力をその入力に帰還することにより、エッジトリ
ガ型フリップフロップ等のエッジトリガ型記憶回路のノ
イズによる誤動作を防止する機能を有する電子回路が提
供される。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示す回路図。

【図２】本発明の実施例の動作を説明するためにタイム
チャートであって、（ａ）は入力のレベルを示し、
（ｂ）は選択信号のレベルを示し、（ｃ）はノードＮ１
のレベルを示し、（ｄ）はクロック信号を示し、（ｅ）
はノードＮ２のレベルを示し、（ｆ）は出力のレベルを
示す。

【図３】従来例の構成を示す回路図。

【図４】従来例の正常動作を説明するためにタイムチャ
ートであって、（ａ）は入力のレベルを示し、（ｂ）は
正常なクロック信号を示し、（ｃ）は出力のレベルを示
す。

【図５】従来例の誤動作を説明するためにタイムチャー
トであって、（ａ）は入力のレベルを示し、（ｂ）はノ
イズを含んだクロック信号を示し、（ｃ）は出力のレベ
ルを示す。

【符号の説明】

１エッジトリガ型フリップフロップ２セレクタＤデータ入力端子ＣＫクロック入力端子Ｑ、データ出力端子Ｑバーデータ出力端子Ｒリセット端子Ａ、Ｂ入力端子Ｓ選択端子Ｙ出力端子

Claims

【特許請求の範囲】

【請求項１】記憶されるべきデータが入力されるデータ
入力端子、クロツク信号が入力されるクロック入力端
子、及び記憶しているデータを出力するデータ出力端子
を有するエッジトリガ型記憶回路と、二つの入力端子、選択端子、及び出力端子を有し、該選
択端子に入力された選択信号に応じて、該二つの入力端
子の各々に入力されている信号の一方を選択し、該選択
された信号を該出力端子に提供する選択回路と、を備え、該選択回路の該二つの入力端子の一方には、該エッジト
リガ型記憶回路に記憶させるべきデータが入力され、該選択回路の該二つの入力端子の他方には、該エッジト
リガ型記憶回路の該データ出力端子からの出力が入力さ
れ、該選択回路の該出力端子からの出力は、該エッジトリガ
型記憶素子の該データ入力端子に入力される電子回路。
【請求項２】請求項１に記載の電子回路であって、前記エッジトリガ型記憶回路に記憶させるべきデータ
が、前記エッジトリガ型記憶回路の前記クロック入力端
子に入力するクロック信号に同期して、前記選択回路の
前記二つの入力端子の一方に入力され、該エッジトリガ型記憶回路に記憶させるべきデータが該
選択回路の該二つの入力端子の一方に入力されている間
に、前記選択信号により選択された該データが、該選択
回路の前記出力端子に出力される電子回路。