JPH03218639A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH03218639A JPH03218639A JP2298027A JP29802790A JPH03218639A JP H03218639 A JPH03218639 A JP H03218639A JP 2298027 A JP2298027 A JP 2298027A JP 29802790 A JP29802790 A JP 29802790A JP H03218639 A JPH03218639 A JP H03218639A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明｛よ 電界効果型半導体装置の製造方法に関し
特に反転電圧の制御を伴うトランジスタ素子の作製を安
定にかつ簡便に行い得る電界効果型半導体装置の製造方
法に関すム 従来の技術 電界効果型集積回路の製造工程において、集積度の向上
に伴賎 構成素子の微細化特にゲート酸化膜の薄膜化が
進んでおり、ゲート酸化膜の耐圧や反転電圧の制御が問
題になっている。従来の一般的な工程を第５図に示す。
特に反転電圧の制御を伴うトランジスタ素子の作製を安
定にかつ簡便に行い得る電界効果型半導体装置の製造方
法に関すム 従来の技術 電界効果型集積回路の製造工程において、集積度の向上
に伴賎 構成素子の微細化特にゲート酸化膜の薄膜化が
進んでおり、ゲート酸化膜の耐圧や反転電圧の制御が問
題になっている。従来の一般的な工程を第５図に示す。
まず半導体基板１０１を酸化し熱酸化膜１０３をつけて
から不純物イオン、例えばホウ素を注入しｐ一領域１０
２を形成して反転電圧を制御する（第５図ａ）。次に熱
酸化膜１０３をエッチングにより除去した後（第５図ｂ
）、半導体基板１０１を再び酸化し ゲート酸化膜１０
４を形成すも次へ ゲート酸化膜１０４上の所定位置に
多結晶半導体からなるゲート電極１０５を形成する（第
５図Ｃ）。
から不純物イオン、例えばホウ素を注入しｐ一領域１０
２を形成して反転電圧を制御する（第５図ａ）。次に熱
酸化膜１０３をエッチングにより除去した後（第５図ｂ
）、半導体基板１０１を再び酸化し ゲート酸化膜１０
４を形成すも次へ ゲート酸化膜１０４上の所定位置に
多結晶半導体からなるゲート電極１０５を形成する（第
５図Ｃ）。
以後は通常のＭＯＳ型半導体の製造工程に従って、ソー
ス・ドレイン領域１１０を形成しく第５図Ｃ）、層間絶
縁膜１１２を堆積し アルミ配線１１３を形成する（第
５図ｄ）。
ス・ドレイン領域１１０を形成しく第５図Ｃ）、層間絶
縁膜１１２を堆積し アルミ配線１１３を形成する（第
５図ｄ）。
発明が解決しようとする課題
第５図に示す如き半導体装置の製造方法では次のような
問題点かあも （１）反転電圧を制御するためのイオン注入により半導
体基板１０１に結晶欠陥が生よ その後にゲート酸化を
行なうためゲート酸化膜１０４中に結晶欠陥が取り込ま
れ信頼性が低下すも （２）反転電圧を制御するための注入により半導体基板
に導入された不純物イオンがゲート絶縁膜形成時に再分
布し 反転電圧の制御性が悪１，％特に埋め込みチャネ
ル型のＭＯＳトランジスターでは短チャンネル領域にお
ける反転電圧が劣化し 微細化を妨げる原因になも また不純物の再分布を考虜して注入量を決定してもゲー
ト酸化時間や温度のバラッキが直接反転電圧のバラッキ
となり工程の管理が厳しｔ，％（３）ゲート酸化膜厚が
目標値からはずれたときは再酸化することが不可能であ
も 本発明ζ友 上述の課題に鑑みてなさ札 反転制御の制
御を容易かつ製造のバラッキを少なくＬゲート絶縁膜の
信頼性を向上させる電界効果型半導体装置の製造方法を
提供することを目的とすも課題を解決するための手段 本発明｛瓜 半導体基板上にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上に導電体膜を形成する工程と
、この導電体膜を介して半導体基板中に反転電圧を制御
するための不純物を注入する工程とを備え 前記導電体
膜をゲート電極として用いることを特徴とする電界効果
型半導体装置の製造方法であａ 作用 本発明は 上記構成により次のように作用すも（１）半
導体基板に不純物イオンが注入される前にゲート絶縁膜
を形成するの℃ 絶縁膜の結晶度がよく、耐圧や信頼性
が良好であも （２）ゲート絶縁膜形成の後に不純物を注入し反転電圧
を制御するという工程により、不純物イオンの濃度分布
がゲート絶縁膜形成の影響を受けず、反転電圧の制御が
容易でかつ製造バラツキが少な（′６ さらに 埋め込
みチャネル型ＭＯＳトランジスターの場合も不純物イオ
ンの基板方向への拡散が抑えられるので、短チャンネル
領域での反転電圧の劣化が小さ（〜 （３）ゲート酸化膜厚が目標値からはずれたときも反転
電圧がゲート酸化膜形成の影響を全く受けないため再酸
化が可能であも これにより半導体装置を量産する場合
に効果が太きＬ％実施例 （実施例１） 第１図は本発明の実施例ｌである電界効果型半導体装置
の製造工程断面図であａ 以下、本発明の実施例１を第
１図（ａ）〜（ｅ）に基づいて説明すもま＜ｐ型シリコ
ン基板１０１を熱酸化ＬＡ１０〜１５ｎｍのゲート酸化
膜１０４を形成した徽 非晶質シリコン膜１０６を５０
〜６０ｎｍ堆積する（第ｌ図ａ）。次に反転電圧制御の
た敢 不純物イオン例えばホウ素を３０〜４０Ｋｅｙで
３ 〜５Ｘ１０１２ｃｍ−”注入Ｌ ｐ−領域１０２を
形成する（第１図ｂ）。
問題点かあも （１）反転電圧を制御するためのイオン注入により半導
体基板１０１に結晶欠陥が生よ その後にゲート酸化を
行なうためゲート酸化膜１０４中に結晶欠陥が取り込ま
れ信頼性が低下すも （２）反転電圧を制御するための注入により半導体基板
に導入された不純物イオンがゲート絶縁膜形成時に再分
布し 反転電圧の制御性が悪１，％特に埋め込みチャネ
ル型のＭＯＳトランジスターでは短チャンネル領域にお
ける反転電圧が劣化し 微細化を妨げる原因になも また不純物の再分布を考虜して注入量を決定してもゲー
ト酸化時間や温度のバラッキが直接反転電圧のバラッキ
となり工程の管理が厳しｔ，％（３）ゲート酸化膜厚が
目標値からはずれたときは再酸化することが不可能であ
も 本発明ζ友 上述の課題に鑑みてなさ札 反転制御の制
御を容易かつ製造のバラッキを少なくＬゲート絶縁膜の
信頼性を向上させる電界効果型半導体装置の製造方法を
提供することを目的とすも課題を解決するための手段 本発明｛瓜 半導体基板上にゲート絶縁膜を形成する工
程と、このゲート絶縁膜上に導電体膜を形成する工程と
、この導電体膜を介して半導体基板中に反転電圧を制御
するための不純物を注入する工程とを備え 前記導電体
膜をゲート電極として用いることを特徴とする電界効果
型半導体装置の製造方法であａ 作用 本発明は 上記構成により次のように作用すも（１）半
導体基板に不純物イオンが注入される前にゲート絶縁膜
を形成するの℃ 絶縁膜の結晶度がよく、耐圧や信頼性
が良好であも （２）ゲート絶縁膜形成の後に不純物を注入し反転電圧
を制御するという工程により、不純物イオンの濃度分布
がゲート絶縁膜形成の影響を受けず、反転電圧の制御が
容易でかつ製造バラツキが少な（′６ さらに 埋め込
みチャネル型ＭＯＳトランジスターの場合も不純物イオ
ンの基板方向への拡散が抑えられるので、短チャンネル
領域での反転電圧の劣化が小さ（〜 （３）ゲート酸化膜厚が目標値からはずれたときも反転
電圧がゲート酸化膜形成の影響を全く受けないため再酸
化が可能であも これにより半導体装置を量産する場合
に効果が太きＬ％実施例 （実施例１） 第１図は本発明の実施例ｌである電界効果型半導体装置
の製造工程断面図であａ 以下、本発明の実施例１を第
１図（ａ）〜（ｅ）に基づいて説明すもま＜ｐ型シリコ
ン基板１０１を熱酸化ＬＡ１０〜１５ｎｍのゲート酸化
膜１０４を形成した徽 非晶質シリコン膜１０６を５０
〜６０ｎｍ堆積する（第ｌ図ａ）。次に反転電圧制御の
た敢 不純物イオン例えばホウ素を３０〜４０Ｋｅｙで
３ 〜５Ｘ１０１２ｃｍ−”注入Ｌ ｐ−領域１０２を
形成する（第１図ｂ）。
次に非晶質シリコン膜１０６上に多結晶シリコン１０５
を２５０〜３５０ｎｍ堆積ａ 不純物イオス 例えばリ
ンを気相反応により拡散する（第ｌ図Ｃ）。このリン拡
散により非晶質シリコン膜１０６と多結晶シリコン膜１
０５は共にＮ型となム 次に エッチングにより非晶質シリコン膜１０６と多結
晶シリコン膜１０５から成るゲート電極を形成すも 以
後は通常のＭＯＳ型半導体の製造工程により、ソース・
ドレイン領域１１０を形成し（第１図ｄ）、層間絶縁膜
１１２を堆積し アルミ配線１１３を形成する（第１図
ｅ）。
を２５０〜３５０ｎｍ堆積ａ 不純物イオス 例えばリ
ンを気相反応により拡散する（第ｌ図Ｃ）。このリン拡
散により非晶質シリコン膜１０６と多結晶シリコン膜１
０５は共にＮ型となム 次に エッチングにより非晶質シリコン膜１０６と多結
晶シリコン膜１０５から成るゲート電極を形成すも 以
後は通常のＭＯＳ型半導体の製造工程により、ソース・
ドレイン領域１１０を形成し（第１図ｄ）、層間絶縁膜
１１２を堆積し アルミ配線１１３を形成する（第１図
ｅ）。
第４図に３次元プロセスシミュレーションによるＰｃｈ
型ＭＯＳ ｝ランジスタのチャネル中央部の不純物プロ
ファイルを示す。
型ＭＯＳ ｝ランジスタのチャネル中央部の不純物プロ
ファイルを示す。
横軸は基板表面からの深さであり、縦軸は不純物濃度で
あａ 曲線Ａ１ヨ 本発明の製造方法に従し＼ ゲー
ト絶縁膜を形成した後に反転電圧を制御するためのイオ
ン注入を行った場合の不純物プロファイルを示す。ただ
し 非晶質半導体膜などの注入保護膜は用いていなｔ〜 曲線Ｂ ｉＬ 従来の製造方法に従賎 反転電圧を制
御するためのイオン注入を行った後弘 ゲート絶縁膜を
形成した場合の不純物プロファイルを示す。なおイオン
注入に用いたイオン種はホウ素イオンであり、注入エネ
ルギーは２０ＫｅＶであも 曲線Ｃは基板の所定領域に
形成されたＮウエル中の不純物（ここではＰ”）のプロ
ファイルを示す。
あａ 曲線Ａ１ヨ 本発明の製造方法に従し＼ ゲー
ト絶縁膜を形成した後に反転電圧を制御するためのイオ
ン注入を行った場合の不純物プロファイルを示す。ただ
し 非晶質半導体膜などの注入保護膜は用いていなｔ〜 曲線Ｂ ｉＬ 従来の製造方法に従賎 反転電圧を制
御するためのイオン注入を行った後弘 ゲート絶縁膜を
形成した場合の不純物プロファイルを示す。なおイオン
注入に用いたイオン種はホウ素イオンであり、注入エネ
ルギーは２０ＫｅＶであも 曲線Ｃは基板の所定領域に
形成されたＮウエル中の不純物（ここではＰ”）のプロ
ファイルを示す。
第４図から反転電圧を制御するために注入されたホウ素
イオン（友 本発明の方法の方が従来の方法に比べて浅
く分布していることがわがム ドレイン付近での空乏層
の伸び（よ 深さがソース・ドレインの拡散層付近（約
０．３μｍ）のリンイオンによって抑えられも したが
ってホウ素イオンの分布が浅いと等価的にリン濃度を高
く保つことができ、耐圧が高く、かつ短チャンネル領域
でも反転電圧が劣化しなｂ〜 以上の様に 本発明の方法によって以下の効果を有する
電界効果型半導体装置が得られも（１）半導体基板１０
１に不純物イオンが注入される前にゲート絶縁膜１０４
を形成するので、絶縁膜の結晶度がよく、耐圧や信頼性
が良好であも（２）ゲート絶縁膜１０４形成の後にホウ
素を注入し反転電圧を制御するという工程により、不純
物イオンの濃度分布がゲート絶縁膜１０４形成の影響を
受け式 反転電圧の制御が容易で、かつ製造バラツキが
少な（〜 （３）ゲート酸化膜厚が目標値からはずれたときも反転
電圧がゲート酸化膜１０４形成の影響を全く受けないた
め再酸化が可能であａ これにより半導体装置を量産す
る場合に効果が太き（〜また 本実施例ではゲート電極
として多結晶シリコン膜１０５及び非晶質シリコン膜１
０６を用いた力丈モリブデン．タングステン等の金風
あるいはケイ化タングステン等の高融点金属化合物をゲ
ート電極に用いれば より低抵抗のゲート電極を形成し
得るので、集積回路の高速化を図ることができもまた
本実施例ではゲート絶縁膜１０４上に堆積され ゲート
電極の一部を構成する非晶質半導体ｌ０６を用いている
ので、反転電圧を制御するためにイオン注入された不純
物がチャネリングを起こさず、均一な不純物分布が得ら
れも この非晶質半導体１０６に代えて、非晶質タング
ステン等の非晶質金属を含む非晶質導電体を用いてｋ
チャネリングを起こさ哄 均一な不純物分布が得られも
さらに低温で堆積させたポリシリコン風 例えば６０
０℃で堆積させたポリシリコン膜ζよ グレインがあま
り大きく成長しないた八 グレイン間の境界が６００℃
以土 例えば７００℃で堆積させたポリシリコン膜に比
べ小さくなも そのため３０〜４０ＫｅＶの注入エネル
ギーでホウ素を注入する場合、約６００℃で堆積させた
ポリシリコン膜の厚さが５０ｎｍ程度であれぱ チャネ
リング防止が可能となる。
イオン（友 本発明の方法の方が従来の方法に比べて浅
く分布していることがわがム ドレイン付近での空乏層
の伸び（よ 深さがソース・ドレインの拡散層付近（約
０．３μｍ）のリンイオンによって抑えられも したが
ってホウ素イオンの分布が浅いと等価的にリン濃度を高
く保つことができ、耐圧が高く、かつ短チャンネル領域
でも反転電圧が劣化しなｂ〜 以上の様に 本発明の方法によって以下の効果を有する
電界効果型半導体装置が得られも（１）半導体基板１０
１に不純物イオンが注入される前にゲート絶縁膜１０４
を形成するので、絶縁膜の結晶度がよく、耐圧や信頼性
が良好であも（２）ゲート絶縁膜１０４形成の後にホウ
素を注入し反転電圧を制御するという工程により、不純
物イオンの濃度分布がゲート絶縁膜１０４形成の影響を
受け式 反転電圧の制御が容易で、かつ製造バラツキが
少な（〜 （３）ゲート酸化膜厚が目標値からはずれたときも反転
電圧がゲート酸化膜１０４形成の影響を全く受けないた
め再酸化が可能であａ これにより半導体装置を量産す
る場合に効果が太き（〜また 本実施例ではゲート電極
として多結晶シリコン膜１０５及び非晶質シリコン膜１
０６を用いた力丈モリブデン．タングステン等の金風
あるいはケイ化タングステン等の高融点金属化合物をゲ
ート電極に用いれば より低抵抗のゲート電極を形成し
得るので、集積回路の高速化を図ることができもまた
本実施例ではゲート絶縁膜１０４上に堆積され ゲート
電極の一部を構成する非晶質半導体ｌ０６を用いている
ので、反転電圧を制御するためにイオン注入された不純
物がチャネリングを起こさず、均一な不純物分布が得ら
れも この非晶質半導体１０６に代えて、非晶質タング
ステン等の非晶質金属を含む非晶質導電体を用いてｋ
チャネリングを起こさ哄 均一な不純物分布が得られも
さらに低温で堆積させたポリシリコン風 例えば６０
０℃で堆積させたポリシリコン膜ζよ グレインがあま
り大きく成長しないた八 グレイン間の境界が６００℃
以土 例えば７００℃で堆積させたポリシリコン膜に比
べ小さくなも そのため３０〜４０ＫｅＶの注入エネル
ギーでホウ素を注入する場合、約６００℃で堆積させた
ポリシリコン膜の厚さが５０ｎｍ程度であれぱ チャネ
リング防止が可能となる。
通常３０〜４０ＫｅＶの注入エネルギーでホウ素を注入
する場合、チャネリングを防止するためにζ表５０ｎｍ
程度のシリコン酸化膜が必要であり、１０〜１５ｎｍの
ゲート酸化膜では全く不十分である。しかし非晶質半導
体１０６等の非晶質導電体を用いれは 反転電圧を制御
するための不純物を充分に透過させるほどの薄い膜厚（
１０〜１ ５ｎｍ）でも注入された不純物がチャネリン
グをほとんど起こさず、浅く均一な不純物分布が得られ
も （実施例２） 次へ 本発明の第２の実施例を第２図（ａ）〜（ｅ）に
基づいて説明すも まず第１図と同様ｒ．：＝ Ｐ型シリコン基板１０１
を熱酸化しｌＯ〜１５ｎｍのゲート酸化膜１０４を形成
した後、５０〜６０ｎｍの非晶質シリコン膜１０６を堆
積すム 次１反転電圧制御のた敢 不純物イオン例えば
ホウ素を３０〜４０Ｋｅｙで３ 〜５Ｘ１０”Ｃｍ−”
注入Ｌ．ｐ−領域１０２を形成する（第２図ａ）。
する場合、チャネリングを防止するためにζ表５０ｎｍ
程度のシリコン酸化膜が必要であり、１０〜１５ｎｍの
ゲート酸化膜では全く不十分である。しかし非晶質半導
体１０６等の非晶質導電体を用いれは 反転電圧を制御
するための不純物を充分に透過させるほどの薄い膜厚（
１０〜１ ５ｎｍ）でも注入された不純物がチャネリン
グをほとんど起こさず、浅く均一な不純物分布が得られ
も （実施例２） 次へ 本発明の第２の実施例を第２図（ａ）〜（ｅ）に
基づいて説明すも まず第１図と同様ｒ．：＝ Ｐ型シリコン基板１０１
を熱酸化しｌＯ〜１５ｎｍのゲート酸化膜１０４を形成
した後、５０〜６０ｎｍの非晶質シリコン膜１０６を堆
積すム 次１反転電圧制御のた敢 不純物イオン例えば
ホウ素を３０〜４０Ｋｅｙで３ 〜５Ｘ１０”Ｃｍ−”
注入Ｌ．ｐ−領域１０２を形成する（第２図ａ）。
次に非晶質シリコン膜１０６上に１５０〜２５０ｎｍの
多結晶シリコン膜１０５と１００〜１５０ｎｍのシリコ
ン酸化膜１０８を堆積した徽 ホトレジスト１０７をマ
スクにしてエッチングし シリコン酸化膜１０８を形成
する（第２図ｂ）。
多結晶シリコン膜１０５と１００〜１５０ｎｍのシリコ
ン酸化膜１０８を堆積した徽 ホトレジスト１０７をマ
スクにしてエッチングし シリコン酸化膜１０８を形成
する（第２図ｂ）。
次にシリコン酸化膜１０８をマスクにして、多結晶シリ
コン膜１０５をエッチングすも この暇 非晶質シリコ
ン膜１０６の表面に形成された自然酸化膜がエッチング
ストップの働きをすム 次にシリコン酸化膜１０８をマスクとしてリンを２〜４
Ｘ１０”ｃｍ−”注入してソース・ドレインとなるＮ一
領域１０９を形成す′る（第２図Ｃ）。
コン膜１０５をエッチングすも この暇 非晶質シリコ
ン膜１０６の表面に形成された自然酸化膜がエッチング
ストップの働きをすム 次にシリコン酸化膜１０８をマスクとしてリンを２〜４
Ｘ１０”ｃｍ−”注入してソース・ドレインとなるＮ一
領域１０９を形成す′る（第２図Ｃ）。
次に再び酸化膜を一様に堆積した抵 自己整合エッチン
グにより酸化膜と非晶質シリコン膜１０６をエッチング
し ゲート側壁１１１を形成すも シリコン酸化膜１１
１及びｌＯ８をマスクにして、ヒ素を４〜７ＸＩＯ”ｃ
ｍ−”注入し 電解効果型トランジスタのＮ“型ソース
・ドレイン１１０を形成する（第２図ｄ）。
グにより酸化膜と非晶質シリコン膜１０６をエッチング
し ゲート側壁１１１を形成すも シリコン酸化膜１１
１及びｌＯ８をマスクにして、ヒ素を４〜７ＸＩＯ”ｃ
ｍ−”注入し 電解効果型トランジスタのＮ“型ソース
・ドレイン１１０を形成する（第２図ｄ）。
以後は通常のＭＯＳ型半導体の製造工程により、層間絶
縁膜１１２を堆積し アルミ配線１１３を形成する（第
２図ｅ）。
縁膜１１２を堆積し アルミ配線１１３を形成する（第
２図ｅ）。
以上の様に本実施例によれ４１ Ｎ−領域１０９がゲ
ート電極の直下に位置するた八 高信頼性と高駆動力が
得られ丸 しかも反転電圧の制御が容易で製造バラツキ
の少ない電界効果型の半導体装置が得られ九 なお第１の実施例と同様に 第２図の多結晶シリコン１
０５をモリブデン、タングステン等の金風あるいは高融
点金属化合物例えばケイ化タングステンとしてもよ（一
例えは ケイ化タングステンをエッチングしてゲート
を形成し リンをイオン注入する際のマスクとして用い
れば マスクであるシリコン酸化膜１０８が不要となａ
この場合、第１の実施例と同様へ より低抵抗のゲー
ト電極が形成でき集積回路の高速化を計ることができも
（実施例３） 次に 本発明の第３の実施例を第３図（ａ）〜（ｅ）に
基づいて説明すも まず第１図と同様へ Ｐ型シリコン
基板１０１を熱酸化し１００−１５０ｎｍのゲート酸化
膜１０４を形成した喪５０〜６０ｎｍの非晶質シリコン
膜１０６を堆積する（第３図ａ）。
ート電極の直下に位置するた八 高信頼性と高駆動力が
得られ丸 しかも反転電圧の制御が容易で製造バラツキ
の少ない電界効果型の半導体装置が得られ九 なお第１の実施例と同様に 第２図の多結晶シリコン１
０５をモリブデン、タングステン等の金風あるいは高融
点金属化合物例えばケイ化タングステンとしてもよ（一
例えは ケイ化タングステンをエッチングしてゲート
を形成し リンをイオン注入する際のマスクとして用い
れば マスクであるシリコン酸化膜１０８が不要となａ
この場合、第１の実施例と同様へ より低抵抗のゲー
ト電極が形成でき集積回路の高速化を計ることができも
（実施例３） 次に 本発明の第３の実施例を第３図（ａ）〜（ｅ）に
基づいて説明すも まず第１図と同様へ Ｐ型シリコン
基板１０１を熱酸化し１００−１５０ｎｍのゲート酸化
膜１０４を形成した喪５０〜６０ｎｍの非晶質シリコン
膜１０６を堆積する（第３図ａ）。
次に１５０〜２５０ｎＩ［ｌの多結晶シリコン膜１０５
と１００〜１５０ｎｍのシリコン酸化膜を堆積した後、
ホトレジスト１０７をマスクにしてエッチングし シリ
コン酸化膜１０８を形成する（第３図ｂ）。
と１００〜１５０ｎｍのシリコン酸化膜を堆積した後、
ホトレジスト１０７をマスクにしてエッチングし シリ
コン酸化膜１０８を形成する（第３図ｂ）。
次にシリコン酸化膜１０８をマスクにして、多結晶シリ
コン１０５をエッチングすム この際 非晶質シリコン
１０３の表面に形成された自然酸化膜がエッチングスト
ップの働きをすム 次にシリコン酸化膜１０８と多結晶シリコン１０５をマ
スクとしてホウ素を４０〜４５゜の犬傾角イオン注入に
て１００ − １２０［ｅＶで２ 〜３Ｘ１０”ｃｍ−
”注入して反転電圧を制御する（第３図Ｃ）。 １００
面のシリコン基板を用いた場合に（ヨ３０゜と６０゜で
イオン注入するとチャネリングが大きくなるので、大傾
角イオン注入の角度としては約４５＠が適当である。
コン１０５をエッチングすム この際 非晶質シリコン
１０３の表面に形成された自然酸化膜がエッチングスト
ップの働きをすム 次にシリコン酸化膜１０８と多結晶シリコン１０５をマ
スクとしてホウ素を４０〜４５゜の犬傾角イオン注入に
て１００ − １２０［ｅＶで２ 〜３Ｘ１０”ｃｍ−
”注入して反転電圧を制御する（第３図Ｃ）。 １００
面のシリコン基板を用いた場合に（ヨ３０゜と６０゜で
イオン注入するとチャネリングが大きくなるので、大傾
角イオン注入の角度としては約４５＠が適当である。
次にシリコン酸化膜１０８をマスクとして、リンを２〜
４Ｘ１０”ｃｒ”注入してソース・ドレインとなるＮ−
領域１０９を形成すも 次に再び酸化膜を一様に堆積し
た後、自己整合エッチングにより酸化膜と非晶質シリコ
ン１０６をエッチングし ゲート側壁１１１を形成すも
シリコン酸化膜１１１及び１０８をマスクにして、ヒ
素を４〜７Ｘ１０”ｃｍ−”注入し 電解効果型トラン
ジスタのＮ゛型ソース・ドレイン１１０を形成する（第
３図ｄ）。
４Ｘ１０”ｃｒ”注入してソース・ドレインとなるＮ−
領域１０９を形成すも 次に再び酸化膜を一様に堆積し
た後、自己整合エッチングにより酸化膜と非晶質シリコ
ン１０６をエッチングし ゲート側壁１１１を形成すも
シリコン酸化膜１１１及び１０８をマスクにして、ヒ
素を４〜７Ｘ１０”ｃｍ−”注入し 電解効果型トラン
ジスタのＮ゛型ソース・ドレイン１１０を形成する（第
３図ｄ）。
以後は通常のＭＯＳ型半導体の製造工程により、層間絶
縁膜１１２を堆積し アルミ配線１１３を形成する（第
３図ｅ）。
縁膜１１２を堆積し アルミ配線１１３を形成する（第
３図ｅ）。
この方法により得られたＮｃｈ電界効果型トランジスタ
は反転電圧制御のために注入されたホウ素イオンがソー
ス・ドレインの空乏層の伸びを抑えるた数 短チャンネ
ル領域でも反転電圧の劣化がみられず、微細化に適して
いも さらく ゲート電極形成後に反転電圧制御のため
のホウ素イオンをゲート電極をマスクとしてイオン注入
するた敢チャネル領域の中央部は不純物イオンの濃度が
低くなるので、 トランジスタの駆動力が太きしＸ，，
発明の効果 以上の如く、本発明は電界効果型半導体の反転電圧の制
御を容易にし 製造バラツキを抑えることができ、半導
体装置の製造の高効率イＫ 素子の微細化に大きく貢献
するものであａ
は反転電圧制御のために注入されたホウ素イオンがソー
ス・ドレインの空乏層の伸びを抑えるた数 短チャンネ
ル領域でも反転電圧の劣化がみられず、微細化に適して
いも さらく ゲート電極形成後に反転電圧制御のため
のホウ素イオンをゲート電極をマスクとしてイオン注入
するた敢チャネル領域の中央部は不純物イオンの濃度が
低くなるので、 トランジスタの駆動力が太きしＸ，，
発明の効果 以上の如く、本発明は電界効果型半導体の反転電圧の制
御を容易にし 製造バラツキを抑えることができ、半導
体装置の製造の高効率イＫ 素子の微細化に大きく貢献
するものであａ
第１図（ａ）〜（ｅ）は本発明の第１の実施例である電
界効果型半導体装置の製造方法を示す工程断面医 第２
図（ａ）〜（ｅ）は本発明の第２の実施例である半導体
装置の製造方法を示す工程断面医 第３図（ａ）〜（ｅ
）は本発明の第３の実施例である半導体装置の製造方法
を示す工程断面は 第４図は３次元プロセスシミュレー
ションによる不純物プロファイル医 第５図（ａ）〜（
ｄ）は従来の半導体装置の製造方法を示す工程断面図で
あも
界効果型半導体装置の製造方法を示す工程断面医 第２
図（ａ）〜（ｅ）は本発明の第２の実施例である半導体
装置の製造方法を示す工程断面医 第３図（ａ）〜（ｅ
）は本発明の第３の実施例である半導体装置の製造方法
を示す工程断面は 第４図は３次元プロセスシミュレー
ションによる不純物プロファイル医 第５図（ａ）〜（
ｄ）は従来の半導体装置の製造方法を示す工程断面図で
あも
Claims (6)
- （１）半導体基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に導電体膜を形成する工程と、この
導電体膜を介して半導体基板中に反転電圧を制御するた
めの不純物を注入する工程とを備え、前記導電体膜をゲ
ート電極として用いることを特徴とする電界効果型半導
体装置の製造方法。 - （２）請求項１記載の導電体膜として非晶質導電体膜を
用いることを特徴とする電界効果型半導体装置の製造方
法。 - （３）半導体基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に第１の導電体膜を形成する工程と
、この第１の導電体膜を介して半導体基板中に、反転電
圧を制御するための不純物を注入する工程と、前記第１
の導電体膜上に第２の導電体膜を形成する工程とを備え
、前記第１の導電体膜と第２の導電体膜をゲート電極と
して用いることを特徴とする電界効果型半導体装置の製
造方法。 - （４）第１導電型の半導体基板上にゲート絶縁膜となる
第１の絶縁膜を形成する工程と、この第１の絶縁膜上に
第１の導電体膜を形成する工程と、この第１の導電体膜
を介して半導体基板中に、反転電圧を制御するための不
純物を注入する工程と、前記第１の導電体膜上に第２の
導電体膜を形成して、第２の導電体膜をパターンニング
する工程と、前記第２の導電体膜をマスクとして前記第
１の導電体膜を介して半導体基板中に不純物注入を行っ
て第２導電型の第１の半導体領域を形成する工程と、そ
の後全面に第２の絶縁膜を形成し、異方性エッチングに
より前記第２の導電体膜側壁に残置させた第２の絶縁膜
から成るスペーサを形成する工程と、前記第２の導電体
膜とその側壁スペーサーをマスクとして、半導体基板中
に不純物注入を行い第２導電型の第２の半導体領域を形
成する工程とを備え、前記第１及び第２の導電体膜をゲ
ート電極として用い、前記第１及び第２の半導体領域を
ソース及びドレインとすることを特徴とした電界効果型
半導体装置の製造方法。 - （５）第１導電型の半導体基板上にゲート絶縁膜となる
第１の絶縁膜を形成する工程と、この第１の絶縁膜上に
第１の導電体膜を形成する工程と、この第１の導電体膜
上に第２の導電体膜を形成して、第２の導電体膜をパタ
ーンニングする工程と、前記第２の導電体膜をマスクと
して前記第１の導電体膜を介して半導体基板中に 反転
電圧を制御するための不純物を大傾角のイオン注入にて
注入する工程と、前記第２の導電体膜をマスクとして前
記第１の導電体膜を介して半導体基板中にほぼ垂直方向
の不純物注入を行って第２導電型の第１の半導体領域を
形成する工程と、異方性エッチングにより第２の導電体
膜側壁に残置させた第２の絶縁膜から成るスペーサを形
成する工程と、前記第２の導電体膜とその側壁スペーサ
をマスクとして、半導体基板中にほぼ垂直方向の不純物
注入を行って第２導電型の第２の半導体領域を形成する
工程とを備え、前記第１及び第２の導電体膜をゲート電
極として用い、前記第１及び第２の半導体領域をソース
及びドレインとすることを特徴とした電界効果型半導体
装置の製造方法。 - （６）前記第１の導電体膜として非晶質導電体膜を用い
ることを特徴とした請求項３、請求項４、請求項５のい
ずれかに記載の電界効果型半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-286818 | 1989-11-01 | ||
| JP28681889 | 1989-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218639A true JPH03218639A (ja) | 1991-09-26 |
| JP3000657B2 JP3000657B2 (ja) | 2000-01-17 |
Family
ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730976B2 (en) | 1998-07-10 | 2004-05-04 | Renesas Technology Corp. | Multilayer gate electrode structure with tilted on implantation |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730976B2 (en) | 1998-07-10 | 2004-05-04 | Renesas Technology Corp. | Multilayer gate electrode structure with tilted on implantation |
Also Published As
| Publication number | Publication date |
|---|---|
| US5158903A (en) | 1992-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |