JPH03196574A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03196574A JPH03196574A JP1223908A JP22390889A JPH03196574A JP H03196574 A JPH03196574 A JP H03196574A JP 1223908 A JP1223908 A JP 1223908A JP 22390889 A JP22390889 A JP 22390889A JP H03196574 A JPH03196574 A JP H03196574A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置及びその製造方法、特にＧａＡｓ等の化合物
半導体系の半導体装置及びその製造方法に関し、 ソース抵抗を増大させることなくゲート電極の断面積を
増大させた半導体装置及びその製造方法を提供すること
を目的とし、 半導体基板上の活性層上に、ゲート電極を挟んでソース
電極及びドレイン電極が相対して形成された半導体装置
において、前記ゲート電極が、前記ソース電極及びドレ
イン電極間の前記活性層にコンタクトするゲートコンタ
クト部と、前記ゲートコンタクト部の上部に接続され、
少なくとも前記ソース電極又はドレイン電極上方まで延
びるオーバゲート部とを有するように構成し、半導体基
板上の素子形成領域に活性層を形成する工程と、前記活
性層上にソース電極及びドレイン電極を形成する工程と
、前記ソース電極及びドレイン電極間の活性層にコンタ
クトし、前記ソース電極及びドレイン電極より高い位置
まで述するゲート電極のゲートコンタクト部を形成する
工程と、前記ソース電極、ドレイン電極、及びゲートコ
ンタクト部を埋込み平坦化する平坦化層を形成する工程
と、前記平坦化層をエツチングして前記ゲートコンタク
ト部上端を露出する工程と、エツチングされた前記平坦
化層上に、前記ゲートコンタクト部の上部に接続され、
少なくとも前記ソース電極又はドレイン電極上方まで延
びるオーバゲート部を形成する工程とを有するように構
成する。
半導体系の半導体装置及びその製造方法に関し、 ソース抵抗を増大させることなくゲート電極の断面積を
増大させた半導体装置及びその製造方法を提供すること
を目的とし、 半導体基板上の活性層上に、ゲート電極を挟んでソース
電極及びドレイン電極が相対して形成された半導体装置
において、前記ゲート電極が、前記ソース電極及びドレ
イン電極間の前記活性層にコンタクトするゲートコンタ
クト部と、前記ゲートコンタクト部の上部に接続され、
少なくとも前記ソース電極又はドレイン電極上方まで延
びるオーバゲート部とを有するように構成し、半導体基
板上の素子形成領域に活性層を形成する工程と、前記活
性層上にソース電極及びドレイン電極を形成する工程と
、前記ソース電極及びドレイン電極間の活性層にコンタ
クトし、前記ソース電極及びドレイン電極より高い位置
まで述するゲート電極のゲートコンタクト部を形成する
工程と、前記ソース電極、ドレイン電極、及びゲートコ
ンタクト部を埋込み平坦化する平坦化層を形成する工程
と、前記平坦化層をエツチングして前記ゲートコンタク
ト部上端を露出する工程と、エツチングされた前記平坦
化層上に、前記ゲートコンタクト部の上部に接続され、
少なくとも前記ソース電極又はドレイン電極上方まで延
びるオーバゲート部を形成する工程とを有するように構
成する。
［産業上の利用分野］
本発明は半導体装置及びその製造方法、特にＧａＡｓ等
の化合物半導体系の半導体装置及びその製造方法に関す
る。
の化合物半導体系の半導体装置及びその製造方法に関す
る。
化合物半導体系の半導体装置は、シリコン系のＭＯ３半
導体装置に比べて、高速性能において優れているため活
発に開発が進められている。ゲート長を短くして高速化
すると共に、素子を微細化して高集積化することが開発
の主たる目標である。
導体装置に比べて、高速性能において優れているため活
発に開発が進められている。ゲート長を短くして高速化
すると共に、素子を微細化して高集積化することが開発
の主たる目標である。
［従来の技術７
従来のＧａＡｓ系ＦＥＴを第４図に示す。
半絶縁性ＧａＡｓ基板１０上にｉ型層ａＡｓバッファ層
１２が形成され、ｉ型層ａＡｓバッファ層１２上にｎ型
ＧａＡｓ活性層１４が形成されている。素子形成領域は
酸素イオンを注入した不活性領域１６により定められて
いる。ｎ型ＧａＡｓ活性層１４上にはソース電極１８と
ドレイン電極２０が形成され、これらソース電極１８及
びドレイン電ｅｉ２０間にゲート電！ｆ！２２が形成さ
れている。ｎ型ＧａＡｓ活性層１４のゲート電極２２下
の部分はエツチングされてリセスゲート構造をしている
。
１２が形成され、ｉ型層ａＡｓバッファ層１２上にｎ型
ＧａＡｓ活性層１４が形成されている。素子形成領域は
酸素イオンを注入した不活性領域１６により定められて
いる。ｎ型ＧａＡｓ活性層１４上にはソース電極１８と
ドレイン電極２０が形成され、これらソース電極１８及
びドレイン電ｅｉ２０間にゲート電！ｆ！２２が形成さ
れている。ｎ型ＧａＡｓ活性層１４のゲート電極２２下
の部分はエツチングされてリセスゲート構造をしている
。
ゲート長を短くするためにゲート電極２２は細く形成さ
れて断面積が小さくなっている。しかも、デジタル回路
において高速化、高集積化が実現できるＤ ＣＦ Ｌ
（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ
）回路では、ゲート電極２２に比較的大きな電流が流れ
る。
れて断面積が小さくなっている。しかも、デジタル回路
において高速化、高集積化が実現できるＤ ＣＦ Ｌ
（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ
）回路では、ゲート電極２２に比較的大きな電流が流れ
る。
このため、高速化及び高集積化を実現しようとすると、
ゲート電ｆｌｉ２２に流れる電流密度が非常に増大し、
素子の信顆性が損なわれるという問題があった。
ゲート電ｆｌｉ２２に流れる電流密度が非常に増大し、
素子の信顆性が損なわれるという問題があった。
このような問題を解決すべく、ゲート長の短いゲート電
極の断面積を増大させる試みがなされている。
極の断面積を増大させる試みがなされている。
第５図にゲート電極の断面積を増大させたＧａＡｓ系Ｆ
ＥＴの一例を示す、この例では、ゲート電極２２を断面
Ｔ字型形状にして、ｎ型ＧａＡｓ活性層１４にコンタク
トするゲートコンタクト部２２ａを狭くしてゲート長を
短く構成し、ゲート長に影響しないオーバゲート部２２
ｂを広く形成する。これによりゲート電極２２の断面積
は増大し、電流密度が減少する。
ＥＴの一例を示す、この例では、ゲート電極２２を断面
Ｔ字型形状にして、ｎ型ＧａＡｓ活性層１４にコンタク
トするゲートコンタクト部２２ａを狭くしてゲート長を
短く構成し、ゲート長に影響しないオーバゲート部２２
ｂを広く形成する。これによりゲート電極２２の断面積
は増大し、電流密度が減少する。
［発明が解決しようとする課題］
しかしながら、従来のＧａＡｓ系ＦＥＴでは、ゲート電
極２２のオーバゲート部２２ｂを広くしようとすると、
第５図に示すように、ソース電極１８とゲート電極２２
の間が離れ過ぎて、ソース抵抗が増大して、素子特性が
劣化するという問題があった０、ｔな、ゲート電極２２
のオーバゲート部２２ｂを形成するエツチング時におけ
る合わせ余裕も小さく製造が困難であるという問題があ
った。
極２２のオーバゲート部２２ｂを広くしようとすると、
第５図に示すように、ソース電極１８とゲート電極２２
の間が離れ過ぎて、ソース抵抗が増大して、素子特性が
劣化するという問題があった０、ｔな、ゲート電極２２
のオーバゲート部２２ｂを形成するエツチング時におけ
る合わせ余裕も小さく製造が困難であるという問題があ
った。
本発明は上記事情を考慮してなされたもので、ソース抵
抗を増大させることなくゲート電極の断面積を増大させ
た半導体装置及びその製造方法を提供することを目的と
する。
抗を増大させることなくゲート電極の断面積を増大させ
た半導体装置及びその製造方法を提供することを目的と
する。
［課題を解決するための手段］
上記目的は、半導体基板上の活性層上に、ゲート電極を
挟んでソース電極及びドレイン電極が相対して形成され
た半導体装置において、前記ゲート電極が、少なくとも
前記ソース電極又はドレイン電極間の前記活性層にコン
タクトするゲートコンタクト部と、前記ゲートコンタク
ト部の上部に接続され、前記ソース電極及びドレイン電
極上方まで延びるオーバゲート部とを有することを特徴
とする半導体装置によって達成される。
挟んでソース電極及びドレイン電極が相対して形成され
た半導体装置において、前記ゲート電極が、少なくとも
前記ソース電極又はドレイン電極間の前記活性層にコン
タクトするゲートコンタクト部と、前記ゲートコンタク
ト部の上部に接続され、前記ソース電極及びドレイン電
極上方まで延びるオーバゲート部とを有することを特徴
とする半導体装置によって達成される。
また、上記目的は、半導体基板上の素子形成領域に活性
層を形成する工程と、前記活性層上にソース電極及びド
レイン電極を形成する工程と、前記ソース電極及びドレ
イン電極間の活性層にコンタクトし、前記ソース電極及
びドレイン電極より高い位置まで達するゲート電極のゲ
ートコンタクト部を形成する工程と、前記ソース電極、
ドレイン電極、及びゲートコンタクト部を埋込み平坦化
する平坦化層を形成する工程と、前記平坦化層をエツチ
ングして前記ゲートコンタクト部上端を露出する工程と
、エツチングされた前記平坦化層上に、前記ゲートコン
タクト部の上部に接続され、少なくとも前記ソースｉｓ
又はドレイン電極上方まで延びるオーバゲート部を形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
層を形成する工程と、前記活性層上にソース電極及びド
レイン電極を形成する工程と、前記ソース電極及びドレ
イン電極間の活性層にコンタクトし、前記ソース電極及
びドレイン電極より高い位置まで達するゲート電極のゲ
ートコンタクト部を形成する工程と、前記ソース電極、
ドレイン電極、及びゲートコンタクト部を埋込み平坦化
する平坦化層を形成する工程と、前記平坦化層をエツチ
ングして前記ゲートコンタクト部上端を露出する工程と
、エツチングされた前記平坦化層上に、前記ゲートコン
タクト部の上部に接続され、少なくとも前記ソースｉｓ
又はドレイン電極上方まで延びるオーバゲート部を形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
［作用］
本発明によれば、ゲート電極のオーバゲート部がソース
電極及びドレイン電極上方に延びているため、ソースｔ
［１及びドレイン電極をゲートコンタクト部に近づける
ことができ、オーバゲート部を設けて断面積を大きくし
ても、ソース抵抗が増大して素子特性が劣化することが
ない。
電極及びドレイン電極上方に延びているため、ソースｔ
［１及びドレイン電極をゲートコンタクト部に近づける
ことができ、オーバゲート部を設けて断面積を大きくし
ても、ソース抵抗が増大して素子特性が劣化することが
ない。
［実施例］
本発明の一実施例による半導体装置を第１図を用いて説
明する。従来の半導体装置と同一の構成要素には同一の
符号を付して説明を省略又は簡略にする。
明する。従来の半導体装置と同一の構成要素には同一の
符号を付して説明を省略又は簡略にする。
本実施例においても、従来と同様に半絶縁性ＧａＡｓ基
板１０上にｉ型層ａＡｓバッファ層１２、ｎ型ＧａＡｓ
活性層１４が形成され、素子形成領域は不活性領域１６
により画定されている。ｎ型ＧａＡｓ活性層１４は、例
えば厚さ２０００人で不純物濃度が５．０ＸＩＯ”ｃｍ
−’である。
板１０上にｉ型層ａＡｓバッファ層１２、ｎ型ＧａＡｓ
活性層１４が形成され、素子形成領域は不活性領域１６
により画定されている。ｎ型ＧａＡｓ活性層１４は、例
えば厚さ２０００人で不純物濃度が５．０ＸＩＯ”ｃｍ
−’である。
ｎ型ＧａＡｓ活性層１４上のソース電極１８とドレイン
塩［２０間に本実施例の特徴であるゲート電極３０が形
成されている。
塩［２０間に本実施例の特徴であるゲート電極３０が形
成されている。
ゲート電［ｉ３０はゲートコンタクト部３０ａとオーバ
ゲート部３０ｂにより構成され、断面Ｔ字型形状をして
いる。ゲートコンタクト部３０ａはソース電極１８及び
ドレイン電＃１２０間のｎ型ＧａＡｓ活性層１４にコン
タクトしている。ゲートコンタクト部３０ａの幅は約０
．２μｍで、ゲートコンタクト部３０ａとソース電極１
８及びドレイン電極２０との距離は約０．４μｍである
。
ゲート部３０ｂにより構成され、断面Ｔ字型形状をして
いる。ゲートコンタクト部３０ａはソース電極１８及び
ドレイン電＃１２０間のｎ型ＧａＡｓ活性層１４にコン
タクトしている。ゲートコンタクト部３０ａの幅は約０
．２μｍで、ゲートコンタクト部３０ａとソース電極１
８及びドレイン電極２０との距離は約０．４μｍである
。
オーバゲート部３０ｂは、ゲートコンタクト部３０ａの
上部に接続し、絶縁層３２を介してソース電極１８及び
ドレイン電極２０上方まで左右に延びている。オーバゲ
ート部３０ｂは、約０．３μｍ厚のソース電極１８及び
ドレイン電極２０上面から約０．３μｍ厚の絶縁層３２
を介して形成されている。オーバゲート部３０ｂの幅は
約２゜０μｍあり、ゲート電極３０として十分な断面積
を確保するようにしている。
上部に接続し、絶縁層３２を介してソース電極１８及び
ドレイン電極２０上方まで左右に延びている。オーバゲ
ート部３０ｂは、約０．３μｍ厚のソース電極１８及び
ドレイン電極２０上面から約０．３μｍ厚の絶縁層３２
を介して形成されている。オーバゲート部３０ｂの幅は
約２゜０μｍあり、ゲート電極３０として十分な断面積
を確保するようにしている。
このように本実施例によれば、ゲート電極のオーバゲー
ト部がソース電極及びドレインｔ’Ｆｋの上層であるた
め、オーバゲート部と接触することを考慮することなく
、ソース電極及びドレイン電極をゲートコンタクト部に
近づけることができる。
ト部がソース電極及びドレインｔ’Ｆｋの上層であるた
め、オーバゲート部と接触することを考慮することなく
、ソース電極及びドレイン電極をゲートコンタクト部に
近づけることができる。
したがって、オーバゲート部を設けて断面積を大きくし
ても、ソース抵抗が増大して素子特性が劣化することが
ない。
ても、ソース抵抗が増大して素子特性が劣化することが
ない。
本発明の一実施例による半導体装置の製造方法を第２図
を用いて説明する。
を用いて説明する。
まず、半絶縁性Ｇ ａ Ａ ｓ基板１０上に、厚さ約１
００００人のｉ型層ａＡｓバッファ層１２、不純物濃度
が５．０ＸＩ０１７ｃｍ””で厚さ約２０００へのｎ型
ＧａＡｓ活性層１４を順番にエピタキシャル成長させる
。次に、素子形成領域を約１゜５μｍ厚のレジスト層３
４でマスクして、酸素イオンを２．ＯＸＩＯ１２ｃｍ−
，１５０ｋｅＶの条件でイオン注入し、素子形成領域外
に不活性領域１６を形成して素子分離を行う（第２図（
ａ））。
００００人のｉ型層ａＡｓバッファ層１２、不純物濃度
が５．０ＸＩ０１７ｃｍ””で厚さ約２０００へのｎ型
ＧａＡｓ活性層１４を順番にエピタキシャル成長させる
。次に、素子形成領域を約１゜５μｍ厚のレジスト層３
４でマスクして、酸素イオンを２．ＯＸＩＯ１２ｃｍ−
，１５０ｋｅＶの条件でイオン注入し、素子形成領域外
に不活性領域１６を形成して素子分離を行う（第２図（
ａ））。
次に、フォトレジストスはＥＢレジストを塗布してレジ
スト層３６を形成した後、所定形状にパターニングして
、ソース電極及びドレイン電極を形成するためのマスク
を形成し、約３０００へのＡ ｕ Ｇ ｅ ／ Ａ ｕ
層３８を真空蒸着する（第２図（ｂ））。蒸着後にレジ
スト層３６を除去して不要なＡｕ Ｇ ｅ ／ Ａ ｕ
層３８をリフトオフする。その後、４５０℃で約１分間
加熱してＡ ｕ Ｇ ｅ ／ Ａ ｕ層３８を合金化し
、ｎ型ＧａＡｓ活性層１４にオーミック接触したソース
電極１８及びドレイン電極２０を形成する。
スト層３６を形成した後、所定形状にパターニングして
、ソース電極及びドレイン電極を形成するためのマスク
を形成し、約３０００へのＡ ｕ Ｇ ｅ ／ Ａ ｕ
層３８を真空蒸着する（第２図（ｂ））。蒸着後にレジ
スト層３６を除去して不要なＡｕ Ｇ ｅ ／ Ａ ｕ
層３８をリフトオフする。その後、４５０℃で約１分間
加熱してＡ ｕ Ｇ ｅ ／ Ａ ｕ層３８を合金化し
、ｎ型ＧａＡｓ活性層１４にオーミック接触したソース
電極１８及びドレイン電極２０を形成する。
次に、ＥＢレジストを塗布してレジスト層４゜を形成し
、ゲート電極形成のなめに約０．２μｍ幅のパターンを
開口する。その後、ＨＦ、Ｈ，０、、Ｈ２Ｏをエッチャ
ントとしてｎ型Ｇ ａ Ａ ｓ活性層１４を約１０００
人だけリセスエッチングして、ゲート電極が形成される
部分に凹み（リセス）を形成する（第２図（Ｃ））、な
お、フロン１２（Ｃｃｌ、Ｆ２）をエッチャントとする
ＲＩＥによってリセスエッチングしてもよい。
、ゲート電極形成のなめに約０．２μｍ幅のパターンを
開口する。その後、ＨＦ、Ｈ，０、、Ｈ２Ｏをエッチャ
ントとしてｎ型Ｇ ａ Ａ ｓ活性層１４を約１０００
人だけリセスエッチングして、ゲート電極が形成される
部分に凹み（リセス）を形成する（第２図（Ｃ））、な
お、フロン１２（Ｃｃｌ、Ｆ２）をエッチャントとする
ＲＩＥによってリセスエッチングしてもよい。
次に、レジスト層４０をマスクとして例えばアルミニウ
ム層４２を約１００００人着する。レジスト層４０上と
共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミニ
ウム層４２が形成される（第２図（ｄ））。本実施例で
は、アルミニウム層４２を約６０００人と、約１０００
０人のソース電極１８及びドレイン電極２０より厚く形
成している点に特徴がある。
ム層４２を約１００００人着する。レジスト層４０上と
共にｎ型ＧａＡｓ活性層１４のリセス部分にもアルミニ
ウム層４２が形成される（第２図（ｄ））。本実施例で
は、アルミニウム層４２を約６０００人と、約１０００
０人のソース電極１８及びドレイン電極２０より厚く形
成している点に特徴がある。
次に、レジスト層４０を除去すると、不用部分のアルミ
ニウム層４２がリフトオフにより除去され、ソース電極
１８及びドレイン電極２０より先端が高い位置まで達す
るゲートコンタクト部３０ａが形成される（第２図（ｅ
））。
ニウム層４２がリフトオフにより除去され、ソース電極
１８及びドレイン電極２０より先端が高い位置まで達す
るゲートコンタクト部３０ａが形成される（第２図（ｅ
））。
次に、ＣＶＤ法によりＳ ｉ Ｏ２膜４４を形成し、Ｓ
ｉ Ｏ２Ｈ４４上にレジスト層４６を形成して平坦化
する（第２図（ｆ））。
ｉ Ｏ２Ｈ４４上にレジスト層４６を形成して平坦化
する（第２図（ｆ））。
次に、ＣＦ、と０２の混合ガスをエツチングガスとして
用い、ＳｉＯ□膜４４とレジスト層４６のエツチングレ
ートが同じになるエツチング条件で、ゲートコンタクト
部３０ａの先端のみが露出するまでエッチバックする（
第２図（ｇ））。
用い、ＳｉＯ□膜４４とレジスト層４６のエツチングレ
ートが同じになるエツチング条件で、ゲートコンタクト
部３０ａの先端のみが露出するまでエッチバックする（
第２図（ｇ））。
次に、レジスト層４６のみを除去すると、ゲートコンタ
クト部３０ａの先端のみが露出し、ソース電極１８及び
ドレイン電極２０がＳｉｎ、膜４４で覆われた形状とな
る（第２図（ｈ））。
クト部３０ａの先端のみが露出し、ソース電極１８及び
ドレイン電極２０がＳｉｎ、膜４４で覆われた形状とな
る（第２図（ｈ））。
次に、例えばアルミニウムを厚さ約２０００人だけ蒸着
又はスパッタし、全面にアルミニウム層４６を形成する
。ｊｌＯ代わりにＴ ｉ ／ Ｐ ｔ ／ ＡＵを蒸着
又はスパッタしてもよい。続いて、アルミニウム層４６
上にオーバゲート部３０ｂの形成領域をパターニングし
たレジスト層４８を形成する（第２図（ｉ））。
又はスパッタし、全面にアルミニウム層４６を形成する
。ｊｌＯ代わりにＴ ｉ ／ Ｐ ｔ ／ ＡＵを蒸着
又はスパッタしてもよい。続いて、アルミニウム層４６
上にオーバゲート部３０ｂの形成領域をパターニングし
たレジスト層４８を形成する（第２図（ｉ））。
次に、レジスト層４８をマスクとしてアルミニウム層４
６をエツチングしてレジスト層４８を除去すると、ゲー
トコンタクト部３０ａ上部に接続され、５ｉＯｚ層４４
上にソース電極１８及びドレイン電＠２０上方まで延び
るオーバゲート部３０ｂが形成される（第２図［ｍ。
６をエツチングしてレジスト層４８を除去すると、ゲー
トコンタクト部３０ａ上部に接続され、５ｉＯｚ層４４
上にソース電極１８及びドレイン電＠２０上方まで延び
るオーバゲート部３０ｂが形成される（第２図［ｍ。
このように本実施例によれば、オーバゲート部がソース
電極及びドレイン電極の上層であるなめ、合わせ余裕を
十分に保つことができ、極めて簡単に製造することがで
きる。
電極及びドレイン電極の上層であるなめ、合わせ余裕を
十分に保つことができ、極めて簡単に製造することがで
きる。
本発明の他の実施例による半導体装置の製造方法を第３
図に示す。上述の製造方法とは第２図（ｆ）以下の工程
が異なる。
図に示す。上述の製造方法とは第２図（ｆ）以下の工程
が異なる。
ゲートコンタクト部３０ａを形成した（第２図（ｅ））
後、Ｓ ｉ Ｏ２膜４４を形成する代わりに、スビン塗
布により例えばＯＣＤの樹脂膜５０を形成する（第３図
（ａ））、塗布後は図示のように表面が平坦化される。
後、Ｓ ｉ Ｏ２膜４４を形成する代わりに、スビン塗
布により例えばＯＣＤの樹脂膜５０を形成する（第３図
（ａ））、塗布後は図示のように表面が平坦化される。
次に、樹脂ｆｆ５０をゲートコンタクト部３０ａの先端
のみが露出するまでエッチバックする（第３図（ｂ））
。 次に、例えばアルミニウムを厚さ約２００〇八だけ
蒸着又はスパッタし、全面にアルミニウム層４６を形成
する。ＡＪの代わりにＴｉ／ Ｐ ｔ ／ Ａ ｕを蒸
着又はスパッタしてもよい。続いて、アルミニウム層４
６−Ｅにオーバゲート部３０ｂの形成領域をパターニン
グしたレジスト層４８を形成する（第３図（Ｃ））。
のみが露出するまでエッチバックする（第３図（ｂ））
。 次に、例えばアルミニウムを厚さ約２００〇八だけ
蒸着又はスパッタし、全面にアルミニウム層４６を形成
する。ＡＪの代わりにＴｉ／ Ｐ ｔ ／ Ａ ｕを蒸
着又はスパッタしてもよい。続いて、アルミニウム層４
６−Ｅにオーバゲート部３０ｂの形成領域をパターニン
グしたレジスト層４８を形成する（第３図（Ｃ））。
次に、レジスト層４８をマスクとしてアルミニウム層４
６をエツチングしてレジスト層４８を除去すると、ゲー
トコンタクト部３０ａ上部に接続され、樹脂層５０上に
ソース電極１８及びドレイン電極２０上方まで延びるオ
ーバゲート部３０ｂが形成される（第３図（ｄ））。
６をエツチングしてレジスト層４８を除去すると、ゲー
トコンタクト部３０ａ上部に接続され、樹脂層５０上に
ソース電極１８及びドレイン電極２０上方まで延びるオ
ーバゲート部３０ｂが形成される（第３図（ｄ））。
なお、上述の製造方法におて、平坦化のために用いた樹
脂層５０の代わりにレジストを用いて平坦化してもよい
。レジストを用いた場合、最終工程終了後には除去され
る。
脂層５０の代わりにレジストを用いて平坦化してもよい
。レジストを用いた場合、最終工程終了後には除去され
る。
本発明の上記実施例に限らず種々の変形が可能である。
例えば、上記実施例では、オーバゲート部をソース電極
及びドレイン電極上方まで両側に延ばしたが、ソース電
極又はドレイン電極の一方の側のみに延ばしてもよい。
及びドレイン電極上方まで両側に延ばしたが、ソース電
極又はドレイン電極の一方の側のみに延ばしてもよい。
また、上記実施例では、リセスゲート構造のＦＥＴにつ
いて本発明を適用したが、他のＭＥＳＦＥＴやＨＥＭＴ
（高移動度トランジスタ）等の他のＦＥＴにも本発明
を適用できることは言うまでもない。
いて本発明を適用したが、他のＭＥＳＦＥＴやＨＥＭＴ
（高移動度トランジスタ）等の他のＦＥＴにも本発明
を適用できることは言うまでもない。
Ｕ発明の効果］
以上の通り、本発明によれば、ソース抵抗を増大させる
ことなく短いゲート長のゲート電極の断面積を増大させ
ることができ、素子特性を劣化させることなく電流密度
を低減できる。
ことなく短いゲート長のゲート電極の断面積を増大させ
ることができ、素子特性を劣化させることなく電流密度
を低減できる。
第１図は本発明の一実施例による半導体装置の断面図、
第２図は本発明の一実施例による半導体装置の製造方法
の工程断面図、 第３図は本発明の他の実施例による半導体装置の製造方
法の工程断面図、 第４図及び第５図は従来の半導体装置の断面図である。 図において、 １０・・・半絶縁性ＧａＡｓ基板 １２・・・ｉ型Ｇ ａ Ａ ｓバフフッ層１４・・・ｎ
型ＧａＡｓ活性層 １６・・・不活性領域 １８・・・ソース電極 ２０・・・ドレイン電極 ２２・・・ゲート電極 ２２ａ・・・ゲートコンタクト部 ２２ｂ・・・オーバゲート部 ３０・・・ゲート電極 ３０ａ・・・ゲートコンタクト部 ３０ｂ・・・オーバゲート部 ３２・・・絶縁層 ３４・・・レジスト層 ３６・・・レジスト層 ３８− Ａ ｕ Ｇ ｅ ／ Ａ ｕ層４０・・・レジ
スト層 ４２・・・アルミニウム層 ４４・・・Ｓ ｉ Ｏ２Ｍ ４６・・・レジスト層 ４８・・・レジスト層 ５０・・・樹脂膜
の工程断面図、 第３図は本発明の他の実施例による半導体装置の製造方
法の工程断面図、 第４図及び第５図は従来の半導体装置の断面図である。 図において、 １０・・・半絶縁性ＧａＡｓ基板 １２・・・ｉ型Ｇ ａ Ａ ｓバフフッ層１４・・・ｎ
型ＧａＡｓ活性層 １６・・・不活性領域 １８・・・ソース電極 ２０・・・ドレイン電極 ２２・・・ゲート電極 ２２ａ・・・ゲートコンタクト部 ２２ｂ・・・オーバゲート部 ３０・・・ゲート電極 ３０ａ・・・ゲートコンタクト部 ３０ｂ・・・オーバゲート部 ３２・・・絶縁層 ３４・・・レジスト層 ３６・・・レジスト層 ３８− Ａ ｕ Ｇ ｅ ／ Ａ ｕ層４０・・・レジ
スト層 ４２・・・アルミニウム層 ４４・・・Ｓ ｉ Ｏ２Ｍ ４６・・・レジスト層 ４８・・・レジスト層 ５０・・・樹脂膜
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の活性層上に、ゲート電極を挟んでソ
ース電極及びドレイン電極が相対して形成された半導体
装置において、 前記ゲート電極が、 前記ソース電極及びドレイン電極間の前記活性層にコン
タクトするゲートコンタクト部と、前記ゲートコンタク
ト部の上部に接続され、少なくとも前記ソース電極又は
ドレイン電極上方まで延びるオーバゲート部とを有する
ことを特徴とする半導体装置。 ２、半導体基板上の素子形成領域に活性層を形成する工
程と、 前記活性層上にソース電極及びドレイン電極を形成する
工程と、 前記ソース電極及びドレイン電極間の活性層にコンタク
トし、前記ソース電極及びドレイン電極より高い位置ま
で達するゲート電極のゲートコンタクト部を形成する工
程と、 前記ソース電極、ドレイン電極、及びゲートコンタクト
部を埋込み平坦化する平坦化層を形成する工程と、 前記平坦化層をエッチングして前記ゲートコンタクト部
上端を露出する工程と、 エッチングされた前記平坦化層上に、前記ゲートコンタ
クト部の上部に接続され、少なくとも前記ソース電極又
はドレイン電極上方まで延びるオーバゲート部を形成す
る工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223908A JPH03196574A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223908A JPH03196574A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196574A true JPH03196574A (ja) | 1991-08-28 |
Family
ID=16805597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223908A Pending JPH03196574A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893462B2 (en) | 2004-12-14 | 2011-02-22 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
-
1989
- 1989-08-30 JP JP1223908A patent/JPH03196574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893462B2 (en) | 2004-12-14 | 2011-02-22 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| US8697507B2 (en) | 2004-12-14 | 2014-04-15 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
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