JPH0225040A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0225040A JPH0225040A JP17475688A JP17475688A JPH0225040A JP H0225040 A JPH0225040 A JP H0225040A JP 17475688 A JP17475688 A JP 17475688A JP 17475688 A JP17475688 A JP 17475688A JP H0225040 A JPH0225040 A JP H0225040A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- mask
- gate electrode
- layer
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特に電界効果型トランジ
スタの製造方法に関し。
スタの製造方法に関し。
ゲート長を短くし且つゲート電極上面の面積を大きくす
ることにより性能の向上と該ゲート電極の信頼性確保を
目的とし。
ることにより性能の向上と該ゲート電極の信頼性確保を
目的とし。
活性Ｎ２が形成された半導体基板１表面に絶縁層４を形
成する工程と、ゲート電極形成部に第１の開孔９２を有
する第１のマスク９０を該絶縁層上に形成し、該第１の
マスクを用いて該絶縁層をエツチングして第１の開口９
２１を形成する工程と。
成する工程と、ゲート電極形成部に第１の開孔９２を有
する第１のマスク９０を該絶縁層上に形成し、該第１の
マスクを用いて該絶縁層をエツチングして第１の開口９
２１を形成する工程と。
該第１のマスクを除去した後該ゲート電極形成部に該第
１の開孔より幅の広い第２の開孔９３を有する第２のマ
スク９１を該絶縁層上に形成し、該第２のマスクを用い
て該絶縁層をエツチングし第２の開口９３１を形成して
下部より上部が広い幅の開口となるゲート電極窓を形成
する工程と、該半導体基板表面上にほぼ垂直に金属を被
着させて該ゲート電極窓内に埋込まれるゲート電極９及
び該第２のマスク上に金属層１０を形成する工程と。
１の開孔より幅の広い第２の開孔９３を有する第２のマ
スク９１を該絶縁層上に形成し、該第２のマスクを用い
て該絶縁層をエツチングし第２の開口９３１を形成して
下部より上部が広い幅の開口となるゲート電極窓を形成
する工程と、該半導体基板表面上にほぼ垂直に金属を被
着させて該ゲート電極窓内に埋込まれるゲート電極９及
び該第２のマスク上に金属層１０を形成する工程と。
該第２のマスク及びその上の金属層をリフトオフにより
除去する工程とを含む半導体装置の製造方法により構成
する。
除去する工程とを含む半導体装置の製造方法により構成
する。
本発明は半導体装置の製造方法に係り、特に電界効果型
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
電界効果型トランジスタはゲート長を短縮する二とによ
り高性能化がはかられてきた。
り高性能化がはかられてきた。
高速電界効果型トランジスタとして、電子移動度がＳｉ
よりも高いことを利用したショットキ・ゲートのＧａＡ
ｓＭＥＳＦＥＴやヘテロ接合ＦＥＴ等がある。
よりも高いことを利用したショットキ・ゲートのＧａＡ
ｓＭＥＳＦＥＴやヘテロ接合ＦＥＴ等がある。
ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔによるディジタル論理
回路の基本回路にＤ ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏ
ｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路があり、集積回
路に用いられている。
回路の基本回路にＤ ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏ
ｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路があり、集積回
路に用いられている。
第４図にＤＣＦＬ回路を示す。この回路にはノーマリ・
オン型（Ｄモード）素子とノーマリ・オフ型（Ｅモード
）素子が対になって使用されており、ノーマリ・オフ型
素子のショットキー・ゲートに比較的大きな電流が流れ
る。
オン型（Ｄモード）素子とノーマリ・オフ型（Ｅモード
）素子が対になって使用されており、ノーマリ・オフ型
素子のショットキー・ゲートに比較的大きな電流が流れ
る。
それゆえ、素子の性能を向上するためゲート長を短縮す
ると、ゲート電極の電流密度が増加して劣化を速め、信
転度の確保が難しくなる。
ると、ゲート電極の電流密度が増加して劣化を速め、信
転度の確保が難しくなる。
このため、信頼度確保のための対策を講じる必要がある
。
。
従来の基本的なＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔの構造
を第３図に示す。第３図（ａ）及び（ｂ）は、それぞれ
。
を第３図に示す。第３図（ａ）及び（ｂ）は、それぞれ
。
上面図と断面図であり、１は半導体基板、２は活性層、
３は素子分離層、４は絶縁層、７はソース電極、８はド
レイン電極、９はゲート電極、１１はゲートフィンガ、
１２は外部端子を表す。
３は素子分離層、４は絶縁層、７はソース電極、８はド
レイン電極、９はゲート電極、１１はゲートフィンガ、
１２は外部端子を表す。
ところで、該ゲート電極には外部端子１２からゲートフ
ィンガ１１を経て電流が流れ込むのであるが、該ゲート
電極の断面積が小さい場合は電流密度が大きくなる。
ィンガ１１を経て電流が流れ込むのであるが、該ゲート
電極の断面積が小さい場合は電流密度が大きくなる。
例えば、第４図に示すようなりＣＦＬ回路の場合、ソー
ス電極に２■供給すればゲート電極には３ｍＡの電流が
流れる。これを電流密度に換算すればゲート長を０．１
μｍとして６ Ｘ １０ ’ Ａ／ａｍ２程度となる
。これは結構大きな値で、第３図に示した外部端子から
ゲートフィンガへ電流が流れ込む部分で電界集中が起こ
り、その部分の劣化を速め断線に至ることもあり、信頼
度確保の上から大きな問題となる。
ス電極に２■供給すればゲート電極には３ｍＡの電流が
流れる。これを電流密度に換算すればゲート長を０．１
μｍとして６ Ｘ １０ ’ Ａ／ａｍ２程度となる
。これは結構大きな値で、第３図に示した外部端子から
ゲートフィンガへ電流が流れ込む部分で電界集中が起こ
り、その部分の劣化を速め断線に至ることもあり、信頼
度確保の上から大きな問題となる。
従って、ゲート長を短くし且つ電流密度を低減するため
には、活性層に接する部分は短く、上部が広い上広型あ
るいはＴ字型の断面形状のゲート電極が望ましい。
には、活性層に接する部分は短く、上部が広い上広型あ
るいはＴ字型の断面形状のゲート電極が望ましい。
本発明はかかる形状のゲート電極を持つ半導体装置の製
造方法を提供するものである。
造方法を提供するものである。
第１図は本発明の製造方法により形成したゲート電極を
持つ半導体装置の断面図であり、第２図はその製造工程
を示す。
持つ半導体装置の断面図であり、第２図はその製造工程
を示す。
第１図及び第２図の符号を参照しながら課題を解決する
ための手段について、以下に説明する。
ための手段について、以下に説明する。
活性層２が形成された半導体基板１表面に絶縁１ｉ４を
形成する工程と、ゲート電極形成部に第１の開孔９２を
有する第１のマスク９０を該絶縁層上に形成し、該第１
のマスクを用いて該絶縁層をエツチングして第１の開口
９２１を形成する工程と。
形成する工程と、ゲート電極形成部に第１の開孔９２を
有する第１のマスク９０を該絶縁層上に形成し、該第１
のマスクを用いて該絶縁層をエツチングして第１の開口
９２１を形成する工程と。
該第１のマスクを除去した後該ゲート電極形成部に該第
１の開孔より幅の広い第２の開孔９３を有する第２のマ
スク９１を該絶縁層上に形成し、該第２のマスクを用い
て該絶縁層をエツチングし第２の開口９３１を形成して
下部より上部が広い幅の開口となるゲート電極窓を形成
する工程と、該半導体基板表面上にほぼ垂直に金属を被
着させて該ゲート電極窓内に埋込まれるゲート電極９及
び該第２のマスク上に金属Ｎ１０を形成する工程と。
１の開孔より幅の広い第２の開孔９３を有する第２のマ
スク９１を該絶縁層上に形成し、該第２のマスクを用い
て該絶縁層をエツチングし第２の開口９３１を形成して
下部より上部が広い幅の開口となるゲート電極窓を形成
する工程と、該半導体基板表面上にほぼ垂直に金属を被
着させて該ゲート電極窓内に埋込まれるゲート電極９及
び該第２のマスク上に金属Ｎ１０を形成する工程と。
該第２のマスク及びその上の金属層をリフトオフにより
除去する工程とを含む半導体装置の製造方法によって、
上記課題は解決される。
除去する工程とを含む半導体装置の製造方法によって、
上記課題は解決される。
本発明では第１図に示すように、ゲート電極活性Ｎ２に
接する部分を狭く、上面を広くすることにより断面積を
太き（することができる。それゆえ、外部端子からゲー
トフィンガを経てゲート電極に電流が流れ込む時、外部
端子とゲートフィンガの接続部での電界集中が緩和され
る。その結果劣化や断線が防止され、高信頼性が確保さ
れる。
接する部分を狭く、上面を広くすることにより断面積を
太き（することができる。それゆえ、外部端子からゲー
トフィンガを経てゲート電極に電流が流れ込む時、外部
端子とゲートフィンガの接続部での電界集中が緩和され
る。その結果劣化や断線が防止され、高信頼性が確保さ
れる。
さらに、ゲート電極９の上面を絶縁層４の上面と揃える
ことにより、上層の配線等その後のプロセスが容易にな
る。
ことにより、上層の配線等その後のプロセスが容易にな
る。
かかる構造を実現するために、第１の開孔９２の上に該
開孔より広い開孔の第２の開孔９３を持つ第２のマスク
９１に形成し、その開孔からエツチングを行い、活性層
２を露出し、下部より上部が幅の広いゲート電極窓を形
成する。
開孔より広い開孔の第２の開孔９３を持つ第２のマスク
９１に形成し、その開孔からエツチングを行い、活性層
２を露出し、下部より上部が幅の広いゲート電極窓を形
成する。
該ゲート電極窓を埋込むように金属を被着するので、ゲ
ート電極９の上面を絶縁層４の上面と揃えることができ
る。
ート電極９の上面を絶縁層４の上面と揃えることができ
る。
以下、第２図（ａ）乃至（ｈ）の製造工程を参照しなが
ら本発明の実施例について説明する。
ら本発明の実施例について説明する。
第２図（ａ）参照
１−ＧａＡｓの半導体基板１の上に厚さ１５００人のｎ
−ＧａＡｓ活性層２をエピタキシャル成長する。
−ＧａＡｓ活性層２をエピタキシャル成長する。
その後、素子分離のために酸素イオン０＋を約２０００
人の深さまでイオン注入して素子分離Ｎ３を形成する。
人の深さまでイオン注入して素子分離Ｎ３を形成する。
第２図（ｂ）参照
化学気相成長（ＣＶＤ）法により全面にＳｉＯ□（また
は５ｉＯＮ）を５０００人堆積して、絶縁層４を形成す
る。全面にホトレジストを付着してソース・ドレイン電
極形成部に孔開けしてマスク５を形成する。この時、下
の開口が上の開口よりも広くなるように逆テーバをつけ
る。該マスクを用いて該絶縁層をエツチングして活性層
２を露出する。
は５ｉＯＮ）を５０００人堆積して、絶縁層４を形成す
る。全面にホトレジストを付着してソース・ドレイン電
極形成部に孔開けしてマスク５を形成する。この時、下
の開口が上の開口よりも広くなるように逆テーバをつけ
る。該マスクを用いて該絶縁層をエツチングして活性層
２を露出する。
次いで、全面に垂直方向からオーミック金属（ＡｕＧｅ
２００人／Ａｕ４８００人）を蒸着してオーミック金属
層６を形成する。
２００人／Ａｕ４８００人）を蒸着してオーミック金属
層６を形成する。
第２図（ｃ）参照
マスク５とその上のオーミック金属層６をリフトオフす
ると、活性層２の上にオーミック金属（ＡｕＧｅ２００
人／Ａｕ４８００人）を持つソース電極７及びドレイン
電極８が形成される。
ると、活性層２の上にオーミック金属（ＡｕＧｅ２００
人／Ａｕ４８００人）を持つソース電極７及びドレイン
電極８が形成される。
第２図（ｄ）参照
全面にＥＢレジスト膜を被着し、該膜に電子ビーム露光
により幅０．２μｍの第１の開孔９２を開けて、第１の
マスク９０を形成する。
により幅０．２μｍの第１の開孔９２を開けて、第１の
マスク９０を形成する。
該開孔から異方性ドライエツチングにより絶縁層４をエ
ツチングして第１の開口９２１を形成する。
ツチングして第１の開口９２１を形成する。
該エツチングは該絶縁層の途中で停止してもよいし、活
性Ｎ２が露出するまで行ってもよい。
性Ｎ２が露出するまで行ってもよい。
第２図（６）参照
第１のマスク９０を除去した後、あらためて全面にレジ
スト膜を被着する。
スト膜を被着する。
第１の開口９２１の上部の該膜に、上面の開口の幅が１
μｍ、下面の開口の幅がそれより大きい逆テーパ型の第
２の開孔９３を開けて第２のマスク９１を形成する。
μｍ、下面の開口の幅がそれより大きい逆テーパ型の第
２の開孔９３を開けて第２のマスク９１を形成する。
第２図（ｆ）参照
該第２の開孔から反応性イオンエツチングにより絶縁層
４をエツチングして活性層２を露出し。
４をエツチングして活性層２を露出し。
ゲート電極窓となる第２の開口９３１を形成する。
次いでリセスエッチングを行い、ゲート下の活性層２の
厚さを調整をする。
厚さを調整をする。
第２図（ｇ）参照
全面にゲート金属としてＡｌを４０００人の厚さに蒸着
する。この厚さは活性層２上に形成されるゲート電極９
の上面が絶縁層４の上面と高さを揃えるように選択する
。
する。この厚さは活性層２上に形成されるゲート電極９
の上面が絶縁層４の上面と高さを揃えるように選択する
。
第２のマスク９１上には金属層１０が形成される。
第２図（ｈ）参照
第２のマスク９１及びその上の金属層１０をリフトオフ
により除去する。
により除去する。
かくして、ゲート電極９の上面は絶縁層の上面と高さが
揃い、且つソース電極７及びドレイン電極８の上面とも
高さが揃い、活性層２に接するゲート長を０．２μｍ、
ゲート電極上面の幅を１μｍの電界効果型トランジスタ
が実現する。
揃い、且つソース電極７及びドレイン電極８の上面とも
高さが揃い、活性層２に接するゲート長を０．２μｍ、
ゲート電極上面の幅を１μｍの電界効果型トランジスタ
が実現する。
以上説明した様に８本発明によれば２ゲート長を短くし
２ しかもゲート電極の断面積を大きくすることにより
性能を向上させ、しかも大きなゲート電流に耐え７且つ
素子の上層が平坦であるため上層配線が容易である信頬
度の高い電界効果型トランジスタが実現でき、高速集積
回路の発展に寄与するところが大きい。
２ しかもゲート電極の断面積を大きくすることにより
性能を向上させ、しかも大きなゲート電流に耐え７且つ
素子の上層が平坦であるため上層配線が容易である信頬
度の高い電界効果型トランジスタが実現でき、高速集積
回路の発展に寄与するところが大きい。
第１図は半導体装置の断面図。
第２図は製造工程。
第３図はＧａＡｓＭＥＳＰＥＴの構造。
第４図はＤＣＦＬ回路
である。図において。
■は半導体基板。
２は活性層。
３は素子分離層。
４は絶縁層。
５はマスク。
６はオーミック金属層。
７はソース電極。
８はドレイン電極。
９はゲート電極。
９０は第１のマスク。
９１は第２のマスク。
９２は第１の開孔。
９２１は第１の開口。
９３は第２の開孔。
９３１は第２の開口。
１０は金属層。
１１はゲートフィンガ。
１２は外部端子
誉導体装置の断面図
第１図
愕）
製産工程
第２図（千の２）
ａ ＋ｍ
上面図
（ａ）
Ａ−Ａ断面図
（ｂ）
Ｇ、ｚＡｓＭＥＳＦＥＴ７＞横１
＄ ３図
Claims (1)
- 【特許請求の範囲】 活性層（２）が形成された半導体基板（１）表面に絶縁
層（４）を形成する工程と、 ゲート電極形成部に第１の開孔（９２）を有する第１の
マスク（９０）を該絶縁層上に形成し、該第１のマスク
を用いて該絶縁層をエッチングして第１の開口（９２１
）を形成する工程と、該第１のマスクを除去した後該ゲ
ート電極形成部に該第１の開孔より幅の広い第２の開孔 （９３）を有する第２のマスク（９１）を該絶縁層上に
形成し、該第２のマスクを用いて該絶縁層をエッチング
し第２の開口（９３１）を形成して下部より上部が広い
幅の開口となるゲート電極窓を形成する工程と、 該半導体基板表面上にほぼ垂直に金属を被着させて該ゲ
ート電極窓内に埋込まれるゲート電極（９）及び該第２
のマスク上に金属層（１０）を形成する工程と、 該第２のマスク及びその上の金属層をリフトオフにより
除去する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17475688A JPH0225040A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17475688A JPH0225040A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225040A true JPH0225040A (ja) | 1990-01-26 |
Family
ID=15984132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17475688A Pending JPH0225040A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089867A (ja) * | 2003-12-17 | 2012-05-10 | International Rectifier Corp | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
-
1988
- 1988-07-13 JP JP17475688A patent/JPH0225040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089867A (ja) * | 2003-12-17 | 2012-05-10 | International Rectifier Corp | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
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