JPH03219489A - アドレス位置異常検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、互いに非同期で動作するメモリのライト動
作位置とリード動作位置とから得られる相対アドレス位
置情報の是非を判定し、相対アドレス位置情報が正しい
時にのみメモリの異常状態の発生を判定するアドレス位
置異常検出装置に関する。

（従来の技術） ＶＴＲのような装置に用いられる時間軸補正回路の時間
軸補正媒体として使用するメモリや、Ａ　Ｔ　Ｍ　（Ａ
ｓｙｎｃｈｒｏｎｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ　
）に用いられる受信バッファメモリはライト動作とリー
ド動作とが本質的に非同期である。

一方、同一メモリ上でライト動作とリード動作とを高速
で行なうことのできる大容量のＦＩＦＯメモリが出現す
る前は、ＲＡＭを用いることにより前述したような非同
期のインターフェース部に対処してきた。

前記時間軸補正回路の時間軸補正媒体として使用するメ
モリを例にとって説明すると、時間軸補正回路の時間軸
補正媒体に用いるメモリのライト動作とリード動作とは
互いに非同期であり、ライト動作に限って言えばそのラ
イト動作位置は常に変動しているために、メモリ内のラ
イト動作位置とリード動作位置とに異常状態が発生して
いないかどうかを常に監視し、例えば、旧いデータの上
に新しいデータをライトするようなオーバーフローやそ
れとは逆に新しいデータをライトする前に旧いデータを
再度リードしてしまうようなアンダーフローなどで時間
軸補正範囲を越えるような異常状態が発生したならば、
直ぐにそれを検出し、時間軸補正回路のシステム全体を
初期設定する必要がある。

従来一般に、このようなメモリにおける異常状態の検出
に当たっては、ライトアドレスとリードアドレスとを基
にして相対アドレス位置を求め、それが一致する場合に
は異常状態が発生しているものと判定して初期設定する
ようにしていた。

（発明が解決しようとする課題） しかしなから、このような従来のアドレス位置異常検出
装置では、ライト動作とリード動作とは互いに非同期で
あるために相対アドレス位置の読取り自体に誤りが生じ
る場合があり、実際は正しいアドレス位置にライトされ
、また正しいアドレス位置からリードされているにもか
かわらず、相対アドレス位置の読取りの誤りによりライ
トアドレスとリードアドレスとが重複しまっているよう
に検知してしまい、異常状態が発生していると誤って判
定してしまう場合が生じていた。

この背景をさらに詳しく説明すると、時間軸補正媒体の
多くにＲＡＭが用いられてきているが、第５図（ａ）に
示すようなＲＡＭを用いて±１ラインの時間軸補正範囲
を持つ時間軸補正回路を実現するためのメモリ１０１の
構成では、同一のＲＡＭ上では同時にライト動作とリー
ド動作とを行なうのが不可能であるために、１ライン容
量のＲＡＭを１ブロツクとしてＡ−Ｄの４ブロツクをリ
ング伏に構成し、ブロック単位でライト動作とリード動
作とを独立に行なっている。また、相対アドレス位置に
ついてもそれが１ブロック単位となるために、相対アド
レス位置の判定も１ブロック単位で行なっている。

ところが近年、同一メモリ上でライト動作とリード動作
とが非同期で行なえる大容量ＦＩＦＯメモリが使えるよ
うになってきており、このようなＦＩＦＯメモリを用い
ることにより、ＲＡＭを用いていた時に比較してメモリ
数が削減でき、また回路構成が簡単になってきている。

第５図（ｂ）にはこのようなＦＩＦＯメモリを用いて±
１ラインの時間軸補正範囲を持つメモリ１０２の構成例
が示しであるが、ＦＩＦＯメモリヲ用いた場合、ＦＩＦ
Ｏメモリ内のライト動作位置、リード動作位置がクロッ
ク単位で変化するために、従来のＲＡＭを使った時のよ
うに動作位置がブロック単位で変化するものとは異なる
ため、相対アドレス位置情報自体の是非を判定する必要
があるのである。

しかしなから従来、このような大容量ＦＩＦＯメそりに
おいて、そのライト動作位置とリード動作位置との相対
アドレス位置情報の是非を判定し、相対アドレス位置情
報が正しい場合にのみメモリの異常状態を検出するアド
レス位置異常検出装置装置は提案されていない。

この発明はこのような従来の問題点に鑑みてなされたも
ので、簡単な構成でライト動作位置とリード動作位置と
がクロック単位で変化している時の相対アドレス位置の
是非を確実に判定することができるメモリ占有量検出装
置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は同一メモリ上でライト動作とリード動作とを
非同期で行なうことができるメモリに対するアドレス位
置異常検出装置において、前記メモリ内のライトアドレ
スを検知するライトアドレス検知手段と、前記メモリ内
のリードアドレスを検知するリードアドレス検知手段と
、前記ライトアドレス検知手段および前記リードアドレ
ス検知手段それぞれの検知結果から相対アドレス位置、
を検出する相対アドレス位置検出手段と、この相対アド
レス位置検出手段の検出した相対アドレス位置情報の是
非を判定し、相対アドレス位置情報が正しい場合にのみ
異常状態の発生を出力する判定手段とを備えたものであ
る。

（作用） この発明のメモリ占有量検出装置では、ライトアドレス
検知手段によりライト動作しているライトアドレスを検
知し、リードアドレス検知手段によりリード動作してい
るリードアドレスを検知し、それらの情報から相対アド
レス位置検出手段によりライトアドレスとリードアドレ
スとの相対アドレス位置情報を検出する。

そして判定手段において、相対アドレス位置情報が正し
いものであるかどうかを判定し、相対アドレス位置情報
が正しいと判定された場合にのみ異常状態発生を出力す
るのである。

（実施例） 以下、この発明の実施例を図に基づいて詳説する。

第１図はこの発明の一実施例として時間軸補正回路に適
用した場合の構成を示しており、時間軸変動を伴った再
生信号ａの入力に対してライトクロックを発生させるラ
イトクロック発生器１、このライトクロック発生器１か
らのライトクロックｂに基づき入力信号ａに対してアナ
ログディジタル変換を行なうアナログディジタル変換器
（Ａ／Ｄ変換器）２、このＡ／Ｄ変換器２からのライト
データＣを書込む大容量ＦＩＦＯメモリ３、リードクロ
ックｄを発生するリードクロック発生器４、このリード
クロック発生器４からのリードクロックｄのタイミング
に合わせてＦＩＦＯメモリ３からのリードデータｅをデ
ィジタルアナログ変換するディジタルアナログ変換器（
Ｄ／Ａ変換器）５を備えている。

また、ライトクロック発生器１からのライトクロックｂ
をカウントするライトアドレスカウンタ６、リードクロ
ック発生器４からのリードクロックｄをカウントするリ
ードアドレスカウンタ７、さらにこれらのライトアドレ
スカウンタ６からのライトアドレス情報ｇ、リードアド
レスカウンタ７からのリードアドレス情報りに基づき相
対アドレス位置検出を行なう相対アドレス位置検出部８
、この相対アドレス位置検出部８による相対アドレス位
置情報ｐに対してその是非を判定する判定部９、さらに
この判定部９からの判定出力ｔに応じてＦＩＦＯメモリ
３の時間軸補正を行なう制御部１０を備えている。

第２図は前記相対アドレス位置情報ｐに対する判定部９
の詳しい回路構成を示しており、相対アドレス位置検出
部８からの相対アドレス位置情報ｐを入力とするＤフリ
ップフロップ２１と、このフリップフロップ２１の出力
ｑを入力とする第２のＤフリップフロップ２２と、これ
ら両方のフリップフロップ２１．２２の出力Ｑ＋’それ
ぞれを入力とするＯＲゲート２３と、このＯＲゲート２
３の出力Ｓを入力とする第３のＤフリップフロップ２４
とから構成されている。

次に、上記の構成のメモリ占有量検出装置の動作につい
て説明する。

第１図において、時間軸変動を伴った再生信号ａに対し
て、ライトクロック発生器１により時間軸変動成分を抽
出し、時間軸変動成分を含んだライトクロックｂを発生
させる。

このライトクロックｂを用いて再生信号ａをＡ／Ｄ変換
器２によってディジタルライトデータＣに変換し、非同
期にライト動作、リード動作が可能であるＦＩＦＯメモ
リ３に対してライトクロックｂに基づいてライトとされ
る。

このライトデータＣは、リードクロック発生器４より発
生している時間軸変動を伴わないリードクロックｄに基
づき、ＦＩＦＯメモリ３からリードされることによりリ
ードデータ信号ｅに変換される。そしてこのリードデー
タｅはＤ／Ａ変換器５により時間軸変動が補正されたア
ナログ再生信号ｆになり、出力されていく。

ここで、ライトアドレスカウンタ６、リードアドレスカ
ウンタ７では、ライトクロック発生器１、リードクロッ
ク発生器４より得られる第３図（ｃ）に示すようなりロ
ックｂ、ｄをカウントすることによりＦＩＦＯメモリ３
内のライト動作位置、リード動作位置を第３図（ａ）に
示すような１０ビツトのアドレス情報ｇ、ｈとして求め
る。

相対アドレス位置検出部８では、メモリ内の１０ビツト
のアドレス情報ｇ、ｈのうち同図（ｂ）に示すように上
位８ビツトのみを用いて相対アドレス位置の検出を行な
う。

ここで１０ビツトのアドレス情報ｇ、ｈのうちの上位８
ビツトを用いることにより、検出に用いられるアドレス
情報ｊ＋　　ｋはメモリ３内のアドレスを示すアドレス
情報ｇ、ｈの１／４　（−１／（２”−８）−１／２２
）分周した整数の値となる。

こうして１／４分周されることにより、第３図（ｂ）に
示すようなタイミングになる。また、ＦＩＦＯメモリ３
内において異常状態が起こる場合にはライト動作位置と
リード動作位置とが重複するということに着目し、相対
アドレス位置検出部８では相対アドレス位置が重複した
点、つまり、両方のアドレス情報ｊ、ｋが一致し、また
はアドレス情報ｊ、にの差が零になった点を異常状態と
１ ２ して検出する。

次に、この異常状態検出動作を第４図のタイミングチャ
・−トに基づき説明する。

相対アドレス位置検出部８で検出に用いられる８ビツト
のライトアドレス情報ｊのタイミング図を同図（ａ）に
示し、８ビツトのリードアドレス情報にのタイミング図
を同図（ｂ）に示している・。

またその時の相対アドレス位置検出部８の出力である相
対アドレス位置情報ｐを同図（ｃ）に示している。この
第４図（Ｃ）に示すように、データが不確定であるため
にライトアドレスとリードアドレスの遷移時間も不確定
であり、相対アドレス位置検出部８には不確定アドレス
情報が含まれることになる。

判定部９においては、第４図（、Ｃ）に示すように相対
アドレス位置検出部８の相対アドレス位置情報ｐの是非
を判定する。この判定部９の判定動作を第２図の詳しい
回路ブロックおよび第４図のタイミングに基づいて説明
する。

まず相対アドレス位装置検出部８からの相対アドレス位
置情報ｐをＤフリップフロップ２１を用いて、第４図（
ｄ）に示すようにリードクロックｄでラッチする。この
Ｄフリップフロップ２１からの出力ｑは同図（ｅ）に示
すようになる。

同様にして第２のＤフリップフロップ２２により相対ア
ドレス位置情報ｐをリードクロックｄでラッチすると、
同図（ｆ）に示すような出力ｒを得る。

これらの動作においては、リードクロックｄに同期して
いないライトアドレス情報ｊの不確定アドレス情報をＤ
フリップフロップ２１でラッチしてしまうことがある（
第４図（ｅ）におけるＵ部分）。しかしなから、前述の
ようにクロックｂ。

ｄの周期に比較してアドレス情報ｊ、には１／４分周し
ているので、周期が長くなっている。したがって、２ク
ロック以上に亘って不確定アドレス情報Ｕをラッチする
ことはない。

Ｄフリップフロップ２１．２２それぞれの出力Ｑ＋ｒは
ＯＲゲート２３に入力され、ここで出力周期が２クロッ
ク以上、つまり連続してライトアドレス情報すとリード
アドレス情報ｄとが一致している場合に出力Ｓを第３の
Ｄフリ・ツブフロ・ツブ２４に与え、ここでリードクロ
・ツクｄとの同期をとり、第４図（ｈ）に示すような判
定出力ｔを制御部１０に出力する。

制御部１０は、この判定部９から出力される判定信号ｔ
に基づき、それが相対アドレス位置一致、を示す時にラ
イト動作とリード動作とが同一のアドレス位置に対して
重複して行なわれていることを示すものであるから異常
が発生しているものと判定し、ＦＩＦＯメモリ３に対し
て初期設定を行なわせる。

このようにしてライト動作、リード動作が非同期であっ
ても、相対アドレス位置情報の是非を確実に判定し、相
対アドレス位置情報が正しい場合にその相対アドレス位
置情報から異常状態の発生を検出すれば時間軸補正回路
を初期設定するようにして、時間軸補正回路のシステム
を安定して動作させるのである。

なお、上記の実施例ではり一ドクロ・ツクｄをベースに
して相対アドレス位置情報の是非の判定を行なったが、
これはライトクロックｂに基づくものにすることも可能
である。

また、この発明は上記の各実施例に限定されることはな
く、時間軸補正回路に限らず、非同期で動作しているシ
ステムであれば広く適用することができ、例えばＡＴＭ
の受信バッファメモリなどにも適用することができる。

［発明の効果］ 以上のようにこの発明によれば、同一メモリ上で非同期
にライト動作とリード動作が行なわれる場合に、ライト
アドレスとリードアドレスとを検知し、それらの相対ア
ドレス位置情報を求めてその是非を判定し、相対アドレ
ス位置情報が正しい場合にのみメモリの異常を検出する
ようにしているので、従来のように相対アドレス位置の
読み誤りにより不必要に異常状態検出を行なうことがな
く、確実にメモリ位置の異常状態の検出を行なうことが
できる。

【図面の簡単な説明】

５ 第１図はこの発明の一実施例の回路プロ・ツク図、第２
図は上記の実施例の判定部の詳しい回路ブロック図、第
３図は上記の実施例の相対アドレス位置検出部の動作を
示すタイミングチャート、第４図は上記の実施例の判定
部の動作を示すタイミングチャート、第５図（ａ）、（
ｂ）は−膜内なメモリを示す平面図である。 １・・・ライトクロック発生器 ２・・・アナログディジタル（Ａ／Ｄ）変換器３・・・
ＦＩＦＯメモリ ４・・・リードクロック発生器 ５・・・ディジタルアナログ（Ｄ／Ａ）変換器６・・・
ライトアドレスカウンタ ７・・・リードアドレスカウンタ ８・・・相対アドレス位置検出部 ９・・・判定部　　　　　１０・・・制御部　６

Claims (2)

【特許請求の範囲】
1. （１）同一メモリ上でライト動作とリード動作とを非同
   期で行なうことができるメモリに対するアドレス位置異
   常検出装置において、 前記メモリ内のライトアドレスを検知するライトアドレ
   ス検知手段と、 前記メモリ内のリードアドレスを検知するリードアドレ
   ス検知手段と、 前記ライトアドレス検知手段および前記リードアドレス
   検知手段それぞれの検知結果から相対アドレス位置を検
   出する相対アドレス位置検出手段と、 この相対アドレス位置検出手段の検出した相対アドレス
   位置情報の是非を判定し、相対アドレス位置情報が正し
   い場合にのみ異常状態の発生を出力する判定手段とを備
   えて成るアドレス位置異常検出装置。
2. （２）前記ライトアドレス検知手段は前記ライト動作用
   のライトクロックを所定比で分周した情報をライトアド
   レス情報として用い、 前記リードアドレス検知手段は前記リード動作用のリー
   ドクロックを前記ライトクロックと同一の比で分周した
   情報をライトアドレス情報として用い、 前記判定手段は、前記相対アドレス位置検出手段からの
   相対アドレス位置情報に対して、前記ライトクロックも
   しくはリードクロックに同期し、かつ前記ライトクロッ
   クもしくはリードクロックよりも短い周期で判定を行な
   うことによってライトアドレスもしくはリードアドレス
   の１周期の間に複数回の判定を行ない、判定結果が連続
   して同じ場合にのみライトアドレスとリードアドレスと
   の相対アドレス位置情報が正しいと判定し、その時にの
   みメモリの異常状態の発生を判定することを特徴とする
   請求項１に記載のアドレス位置異常検出装置。