JPH03219667A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH03219667A JPH03219667A JP2014691A JP1469190A JPH03219667A JP H03219667 A JPH03219667 A JP H03219667A JP 2014691 A JP2014691 A JP 2014691A JP 1469190 A JP1469190 A JP 1469190A JP H03219667 A JPH03219667 A JP H03219667A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- channel fet
- substrate
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
第１の発明の構成例
第２の発明の工程例
第３の発明の構成例
第４の発明の工程例
本発明の応用例
（第１図
（第２図
（第３図
（第４図
（第５図
〔概要〕
ＣＭＯＳ回路を有する半導体装置及びその製造方法に関
し。
し。
ゲートをイオン注入法を用いるより薄く、且つ不純物の
突き抜けを生じさせないで形成でき、更に、ｐ型ポリＳ
ｉゲートとｎ型ポリＳｉゲートの接続部の面積を低減し
微細なＣＭＯ５素子の提供を目的とし く】）二基板上にｐチャネルＦＥＴとｎチャネルＦＥＴ
とを有し、該ｐチャネルＦＥＴのゲートは少なくとも一
部がｐ型多結晶珪素膜からなり、該ｎチャネルＦＥＴの
ゲートは少なくとも一部がｎ型多結晶珪素膜からなり、
該ｐチャネルＦＥＴのゲートと該ｎチャネルＦＥＴのゲ
ートが該基板上に形成された絶縁膜上で重なり、電気的
に接続されているように構成する。（２）：前記基板上
に素子分離ｗＡ縁膜を形成する工程と、該基板上の素子
形成領域にゲート絶縁膜を形成する工程と、該基板上に
一導電型多結晶珪素膜を成長しパターニングして、該素
子分離絶縁膜上を含んだ領域に一導電型チャネルＦＥＴ
のゲートを形成する工程と、該基板上に反対導電型多結
晶珪素膜を成長し、該素子分離絶縁膜上で該一導電型チ
ャネルＦＥＴのゲートと重なるようにパターニングして
反対導電型チャネルＦＥＴのゲートを形成する工程とを
有するように構成する。
突き抜けを生じさせないで形成でき、更に、ｐ型ポリＳ
ｉゲートとｎ型ポリＳｉゲートの接続部の面積を低減し
微細なＣＭＯ５素子の提供を目的とし く】）二基板上にｐチャネルＦＥＴとｎチャネルＦＥＴ
とを有し、該ｐチャネルＦＥＴのゲートは少なくとも一
部がｐ型多結晶珪素膜からなり、該ｎチャネルＦＥＴの
ゲートは少なくとも一部がｎ型多結晶珪素膜からなり、
該ｐチャネルＦＥＴのゲートと該ｎチャネルＦＥＴのゲ
ートが該基板上に形成された絶縁膜上で重なり、電気的
に接続されているように構成する。（２）：前記基板上
に素子分離ｗＡ縁膜を形成する工程と、該基板上の素子
形成領域にゲート絶縁膜を形成する工程と、該基板上に
一導電型多結晶珪素膜を成長しパターニングして、該素
子分離絶縁膜上を含んだ領域に一導電型チャネルＦＥＴ
のゲートを形成する工程と、該基板上に反対導電型多結
晶珪素膜を成長し、該素子分離絶縁膜上で該一導電型チ
ャネルＦＥＴのゲートと重なるようにパターニングして
反対導電型チャネルＦＥＴのゲートを形成する工程とを
有するように構成する。
（３） ： （１）の半導体装置で、該ｐチャネルＦＥ
Ｔのゲート端と該ｎチャネルＦＥＴのゲート端が素子分
離絶縁膜上で間隔をおき且つ該間隔より広い幅を有する
被覆絶縁膜のコンタクト孔内に露出され、導電膜により
電気的に接続されているように構成する。
Ｔのゲート端と該ｎチャネルＦＥＴのゲート端が素子分
離絶縁膜上で間隔をおき且つ該間隔より広い幅を有する
被覆絶縁膜のコンタクト孔内に露出され、導電膜により
電気的に接続されているように構成する。
（４） ： （２）の後半の工程で、該基板上に反対導
電型多結晶珪素膜を成長し、該素子分離絶縁膜上で該一
導電型チャネルＰＵＴのゲート端と間隔をおいて端部を
有するようにパターニングして反対導電型チャネルＦＥ
Ｔのゲートを形成する工程と、該基板上に被覆絶縁膜を
被着し、該間隔より広い幅を有する開口部を形成して、
該一導電型チャネルＦＥＥＴのゲート端と該反対導電型
チャネルＦＥＴのゲート端とを露出させる工程と、該基
板上に該開口部を覆って導電膜を形成する工程とを有す
るように構成する。
電型多結晶珪素膜を成長し、該素子分離絶縁膜上で該一
導電型チャネルＰＵＴのゲート端と間隔をおいて端部を
有するようにパターニングして反対導電型チャネルＦＥ
Ｔのゲートを形成する工程と、該基板上に被覆絶縁膜を
被着し、該間隔より広い幅を有する開口部を形成して、
該一導電型チャネルＦＥＥＴのゲート端と該反対導電型
チャネルＦＥＴのゲート端とを露出させる工程と、該基
板上に該開口部を覆って導電膜を形成する工程とを有す
るように構成する。
〔産業上の利用分野］
本発明はＣＭＯＳ回路を有する半導体装置及びその製造
方法に関する。
方法に関する。
〔従来の技術］
ＣＭＯＳ回路では、素子の微細化の要求により、ｐチャ
ネルＦＥＴの微細化が進んでいる。
ネルＦＥＴの微細化が進んでいる。
従来のｐチャネルＦＥＴは埋込チャネル型と呼ばれ、チ
ャネル部表面に基板と反対導電型の不純物（ウェルに形
成されている場合はウェルと反対導電型の不純物）が薄
く導入された構造を有する。
ャネル部表面に基板と反対導電型の不純物（ウェルに形
成されている場合はウェルと反対導電型の不純物）が薄
く導入された構造を有する。
埋込チャネル型ｐチャネルＦＥＴは、微細化されると、
薄い埋込チャネル層を形成することが困難となる。更に
、短チャネル効果が起こり易くなり微細ゲート長のＦＥ
Ｔの形成が困難となる。
薄い埋込チャネル層を形成することが困難となる。更に
、短チャネル効果が起こり易くなり微細ゲート長のＦＥ
Ｔの形成が困難となる。
このような理由により、微細ゲート長のｐチャネルＦＥ
Ｔでは、埋込チャネル型から表面チャネル型への移行が
提案されている。
Ｔでは、埋込チャネル型から表面チャネル型への移行が
提案されている。
表面チャネル型では、しきい値電圧Ｖいの制御のため、
ｐ゛型の多結晶珪素（ポリＳｔ）ゲート電極を用いる。
ｐ゛型の多結晶珪素（ポリＳｔ）ゲート電極を用いる。
このため、ゲートポリＳｉをｎチャネルＦＥＴではれ＋
型を、ｐチャネルＦＥＴではｐ゛型を用いる必要がある
。
型を、ｐチャネルＦＥＴではｐ゛型を用いる必要がある
。
従来はこの導電型の区分を、レジストマスクを用いたイ
オン注入により、ｎチャネルＦＥＴｅｆｆ域には燐イオ
ンを、ｐチャネルｌ’ｌＥＴ領域には硼素イオンを打ち
分けて行っていた。
オン注入により、ｎチャネルＦＥＴｅｆｆ域には燐イオ
ンを、ｐチャネルｌ’ｌＥＴ領域には硼素イオンを打ち
分けて行っていた。
さらに、第６図の等価回路図に示されるようにＣＭＯＳ
インバータの出力を次段インバータの入力に接続するに
は、ｎ型ポリＳｉゲートとｎ型ポリＳｉゲートとを接続
しなければならず、従来はこの接続を第７図のように被
覆絶縁膜のコンタクト孔を介して配線金属（例えばアル
ミニウム（＾ｌ）又はアルミニウムー珪素合金（Ａｌ−
５ｉ）等〕を用いて行っていた。
インバータの出力を次段インバータの入力に接続するに
は、ｎ型ポリＳｉゲートとｎ型ポリＳｉゲートとを接続
しなければならず、従来はこの接続を第７図のように被
覆絶縁膜のコンタクト孔を介して配線金属（例えばアル
ミニウム（＾ｌ）又はアルミニウムー珪素合金（Ａｌ−
５ｉ）等〕を用いて行っていた。
第６図の等価回路図ににおいて１通常のＦＥ前記号はｎ
チャネルＦＥＴを、塗り潰し三角を付したＦＥ前記号は
ｐチャネルＦＥＴを示す。
チャネルＦＥＴを、塗り潰し三角を付したＦＥ前記号は
ｐチャネルＦＥＴを示す。
第７図（ａ）、 （ｂ）は従来例によるｎ型ポリＳｉゲ
ートとｎ型ポリＳｉゲートとの接続を説明する平面図と
断面図である。
ートとｎ型ポリＳｉゲートとの接続を説明する平面図と
断面図である。
図において、１は珪素（Ｓｉ）基板、２は素子分離絶縁
膜で熱酸化二酸化珪素（ＳｉＯ□）膜、３はゲート絶縁
膜で熱酸化ＳｉＯ□膜、４はｎ型ポリＳｉゲート。
膜で熱酸化二酸化珪素（ＳｉＯ□）膜、３はゲート絶縁
膜で熱酸化ＳｉＯ□膜、４はｎ型ポリＳｉゲート。
５はＰ型ボ’ＪＳｉゲート、６は化学気相成長法で成長
した二酸化珪素（ＣＶＤ−３ｉＯ□）膜、７はＡＩ配線
である。
した二酸化珪素（ＣＶＤ−３ｉＯ□）膜、７はＡＩ配線
である。
コンタクト部に要する配線幅−は。
Ｗ ＝ Ａ＋２Ｂ＋２ｃｌ＋＋２ｄ２
である。
ココで Ａ＝ Ｂ＝ ｄ＋＝ ｄｘ＝ ０．５μｍとす
ると、 Ｗ ＝ ３．５μｍとなる。
ると、 Ｗ ＝ ３．５μｍとなる。
従来例においては通常、ゲートのドープにイオン注入が
用いられるが、ゲート電極が薄くなるとイオンの突き抜
けを生ずる。そのため低加速エネルギーを用いるが、低
加速エネルギーの値は装置的にも限界がある。さらに、
注入分布がガウス分布やポアソン分布のためイオンの突
き抜けを防止できるポリＳｉの膜厚にも限界があり、あ
まり薄くすることはできなかった。
用いられるが、ゲート電極が薄くなるとイオンの突き抜
けを生ずる。そのため低加速エネルギーを用いるが、低
加速エネルギーの値は装置的にも限界がある。さらに、
注入分布がガウス分布やポアソン分布のためイオンの突
き抜けを防止できるポリＳｉの膜厚にも限界があり、あ
まり薄くすることはできなかった。
更に、ｎ型ポリＳｉゲートとｎ型ポリＳｉゲートとの接
続のため、コンタクト孔を２個（前段インバータの出力
部のコンタクト孔を含めると３個）設けなければならず
、接続部分に必要な面積が大きくなり、デバイスの微細
化を阻害するという欠点があった。
続のため、コンタクト孔を２個（前段インバータの出力
部のコンタクト孔を含めると３個）設けなければならず
、接続部分に必要な面積が大きくなり、デバイスの微細
化を阻害するという欠点があった。
本発明はＰ型ポリＳｉゲートのＰチャネルＦＥＴとｎ型
ポリＳｉゲートのｎチャネルＦＥＴとを共に表面チャネ
ル型ＦＥＴとして、同一基板上にゲート厚をイオン注入
法を用いるより薄く、且つ不純物の突き抜けを生じさせ
ないで形成でき、更に、Ｐ型ポ’ＪＳｉゲートとｎ型ポ
リＳｉゲートの接続部の面積を低減し微細なＣＭＯ３素
子の提供を目的とする。
ポリＳｉゲートのｎチャネルＦＥＴとを共に表面チャネ
ル型ＦＥＴとして、同一基板上にゲート厚をイオン注入
法を用いるより薄く、且つ不純物の突き抜けを生じさせ
ないで形成でき、更に、Ｐ型ポ’ＪＳｉゲートとｎ型ポ
リＳｉゲートの接続部の面積を低減し微細なＣＭＯ３素
子の提供を目的とする。
上記！ｉＨの解決は。
（１）基板上にｐチャネルＦＥＴとｎチャネルＦＥＴと
を有し、咳ｐチャネルＦＥＴのゲートは少なくとも一部
がｐ型多結晶珪素膜からなり、該ｎチャネルＦＥＴのゲ
ートは少なくとも一部がｎ型多結晶珪素膜からなり、該
ｐチャネルＦＥＴのゲートと該ｎチャネルＦＥＴのゲー
トが該基板上に形成された絶縁膜上で重なり、電気的に
接続されている半導体装置、或いは。
を有し、咳ｐチャネルＦＥＴのゲートは少なくとも一部
がｐ型多結晶珪素膜からなり、該ｎチャネルＦＥＴのゲ
ートは少なくとも一部がｎ型多結晶珪素膜からなり、該
ｐチャネルＦＥＴのゲートと該ｎチャネルＦＥＴのゲー
トが該基板上に形成された絶縁膜上で重なり、電気的に
接続されている半導体装置、或いは。
（２）前記基板上に素子分離絶縁膜を形成する工程と、
該基板上の素子形成領域にゲート絶縁膜を形成する工程
と、該基板上に一導電型多結晶珪素膜を成長しパターニ
ングして、該素子分離絶縁膜上を含んだ領域に一導電型
チャネルＦＢＴのゲートを形成する工程と、該基板上に
反対導電型多結晶珪素膜を成長し、該素子分離絶縁膜上
で該一導電型チャネルＦＥＴのゲートと重なるようにパ
ターニングして反対導電型チャネルＦＥＴのゲートを形
成する工程とを有する半導体装置の製造方法、或いは（
３）基板上にｐチャネルＦＥＴとｎチャネルＦＥＴとこ
れらのＦＥＴを分離する素子分離絶縁膜と、これらのＦ
ＥＴを覆う被覆絶縁膜とを有し、該ｐチャネル ＦＥＴ
のゲートは少なくとも一部がｐ型多結晶珪素膜からなり
、該ｎチャネルＰＵＴのゲートは少なくとも一部がｎ型
多結晶珪素膜からなり、該ｐチャネルＦＥＴのゲート端
と該ｎチャネルＦＥＴのゲート端が素子分離絶縁膜上で
間隔をおき且つ該間隔より広い幅を有する被覆絶縁膜の
コンタクト孔内に露出され、導電膜により電気的に接続
されている半導体装置、或いは。
該基板上の素子形成領域にゲート絶縁膜を形成する工程
と、該基板上に一導電型多結晶珪素膜を成長しパターニ
ングして、該素子分離絶縁膜上を含んだ領域に一導電型
チャネルＦＢＴのゲートを形成する工程と、該基板上に
反対導電型多結晶珪素膜を成長し、該素子分離絶縁膜上
で該一導電型チャネルＦＥＴのゲートと重なるようにパ
ターニングして反対導電型チャネルＦＥＴのゲートを形
成する工程とを有する半導体装置の製造方法、或いは（
３）基板上にｐチャネルＦＥＴとｎチャネルＦＥＴとこ
れらのＦＥＴを分離する素子分離絶縁膜と、これらのＦ
ＥＴを覆う被覆絶縁膜とを有し、該ｐチャネル ＦＥＴ
のゲートは少なくとも一部がｐ型多結晶珪素膜からなり
、該ｎチャネルＰＵＴのゲートは少なくとも一部がｎ型
多結晶珪素膜からなり、該ｐチャネルＦＥＴのゲート端
と該ｎチャネルＦＥＴのゲート端が素子分離絶縁膜上で
間隔をおき且つ該間隔より広い幅を有する被覆絶縁膜の
コンタクト孔内に露出され、導電膜により電気的に接続
されている半導体装置、或いは。
（４）前記基板上に素子分離絶縁膜を形成する工程と、
該基板上の素子形成領域にゲート絶縁膜を形成する工程
と、該基板上に一導電型多結晶珪素膜を成長しパターニ
ングして、該素子分離絶縁膜上を含んだ領域に一導電型
チャネルＦＥＴのゲートを形成する工程と、該基板上に
反対導電型多結晶珪素膜を成長し、該素子分離絶縁膜上
で該一導電型チャネルＦＥＴのゲート端と間隔をおいて
端部を有するようにパターニングして反対導電型チャネ
ルＦＥＴのゲートを形成する工程と、該基板上に被覆絶
縁膜を被着し、該間隔より広い幅を有する開口部を形成
して、該一導電型チャネルＦＥＴのゲート端と該反対導
電型チャネルＦＥＴのゲート端とを露出させる工程と、
該基板上に該開口部を覆って導電膜を形成する工程とを
有する半導体装置の製造方法により達成される。
該基板上の素子形成領域にゲート絶縁膜を形成する工程
と、該基板上に一導電型多結晶珪素膜を成長しパターニ
ングして、該素子分離絶縁膜上を含んだ領域に一導電型
チャネルＦＥＴのゲートを形成する工程と、該基板上に
反対導電型多結晶珪素膜を成長し、該素子分離絶縁膜上
で該一導電型チャネルＦＥＴのゲート端と間隔をおいて
端部を有するようにパターニングして反対導電型チャネ
ルＦＥＴのゲートを形成する工程と、該基板上に被覆絶
縁膜を被着し、該間隔より広い幅を有する開口部を形成
して、該一導電型チャネルＦＥＴのゲート端と該反対導
電型チャネルＦＥＴのゲート端とを露出させる工程と、
該基板上に該開口部を覆って導電膜を形成する工程とを
有する半導体装置の製造方法により達成される。
［作用］
本発明によれば、ゲートの形成に化学気相成長でポリＳ
ｔ成膜時にドープするドープ） ＣＶＤ法を用いること
により、不純物の突き抜けを防止し、微細ＦＥＴの薄い
ポリＳｉゲートの形成を可能とし、更にｐ型ポリＳｔゲ
ートとｎ型ポリＳｉゲートとの接続を配線を介さず素子
分離絶縁膜上で両者を重ね合わせて直接とるか、或いは
間隔を開けて同一コンタクト孔内で配線を介してとるよ
うにして接続部の小面積化をはかったものである。
ｔ成膜時にドープするドープ） ＣＶＤ法を用いること
により、不純物の突き抜けを防止し、微細ＦＥＴの薄い
ポリＳｉゲートの形成を可能とし、更にｐ型ポリＳｔゲ
ートとｎ型ポリＳｉゲートとの接続を配線を介さず素子
分離絶縁膜上で両者を重ね合わせて直接とるか、或いは
間隔を開けて同一コンタクト孔内で配線を介してとるよ
うにして接続部の小面積化をはかったものである。
［実施例］
第１図（ａ）、 （ｂ）は第１の発明の一実施例を説明
する断面図である。
する断面図である。
図において、１はＳｔ基板、２は素子分離絶縁膜で熱酸
化ＳｉＯ□膜、３はゲート絶縁膜で熱酸化５ｉ（ｈ膜、
４はｎ型ポリＳｉゲート ５はｐ型ポリＳｉゲート、６
は絶縁膜でＣＶＤ−５ｉｎ、膜である。
化ＳｉＯ□膜、３はゲート絶縁膜で熱酸化５ｉ（ｈ膜、
４はｎ型ポリＳｉゲート ５はｐ型ポリＳｉゲート、６
は絶縁膜でＣＶＤ−５ｉｎ、膜である。
この例では、０．５μｍルールのレイアウトで。
素子分離絶縁膜上でコンタクトに必要な最小幅−は。
Ｗ ＝ ２ｄｔ＋ｄ、＝ １．２．！７ ｍである。こ
れに対して従来例の場合には、接続はコンタクト孔を介
するため前記のように３．５μｍの幅が必要である。
れに対して従来例の場合には、接続はコンタクト孔を介
するため前記のように３．５μｍの幅が必要である。
実施例において、ｐ型ポリＳｉゲートとｎ型ポリＳｉゲ
ートの重ね合わせにおいて、いずれを上にするかはどち
らでもよく、パターン幅の違い、ドープする不純物の種
類と拡散係数、エツチングの選択比等の条件を考慮して
決定すればよい。
ートの重ね合わせにおいて、いずれを上にするかはどち
らでもよく、パターン幅の違い、ドープする不純物の種
類と拡散係数、エツチングの選択比等の条件を考慮して
決定すればよい。
重ね合わせ部が、第１図（ａ）はｐ型ポリＳｉゲートが
上、第１図（ｂ）はｎ型ポリＳｉゲートが上の例である
。
上、第１図（ｂ）はｎ型ポリＳｉゲートが上の例である
。
第２図（ａ）〜（ｄ）は第２の発明の一実施例による工
程を説明する断面図である。
程を説明する断面図である。
第２図（ａ）において、窒化珪素膜を耐酸化マスクにし
た部分酸化法により、基板１上に素子分離絶縁膜として
厚さ４０００人の熱酸化ＳｉＯ２膜２を形成する。
た部分酸化法により、基板１上に素子分離絶縁膜として
厚さ４０００人の熱酸化ＳｉＯ２膜２を形成する。
第２図（ｂ）において、基板１上にゲート絶縁膜として
厚さ１００人の熱酸化Ｓｉ０ｇ膜３を形成する。
厚さ１００人の熱酸化Ｓｉ０ｇ膜３を形成する。
次に、基板１上にドープトＣｖＤ法により、厚さ１００
０人のｎ゛型ポリＳｉ膜を成長し、パターニングしてｎ
型ポリＳｉゲート４を形成する。
０人のｎ゛型ポリＳｉ膜を成長し、パターニングしてｎ
型ポリＳｉゲート４を形成する。
ドープトＣｖＤの条件は、成長ガスとしてモノシラン（
Ｓｉｌ１４）、キャリアガスとして水素（１，ドーピン
グガスとしてフォスヒン（ＰＨ，３）又はアルシン（Ａ
ｒｔ１３）を用い、ガス圧力は２０ Ｔｏｒｒ、基板温
度は６００’Ｃである。
Ｓｉｌ１４）、キャリアガスとして水素（１，ドーピン
グガスとしてフォスヒン（ＰＨ，３）又はアルシン（Ａ
ｒｔ１３）を用い、ガス圧力は２０ Ｔｏｒｒ、基板温
度は６００’Ｃである。
第２図（Ｃ）において、ｎ型ポリＳｉゲート４を覆って
基板上にドープトＣｖＤ法により、厚さ１０００人のｐ
゛型ポリＳｉ膜５′を成長する。
基板上にドープトＣｖＤ法により、厚さ１０００人のｐ
゛型ポリＳｉ膜５′を成長する。
ドープ） ＣＶＤの条件は、成長ガスとしてＳｉｎ。
キャリアガスとしてＨ２＋ ドーピングガスとして弗
化硼素（ＢＦ、）又はジボラン（Ｂ２１１４）を用い、
ガス圧力は２０ Ｔｏｒｒ＋基板温度は６００’Ｃであ
る。
化硼素（ＢＦ、）又はジボラン（Ｂ２１１４）を用い、
ガス圧力は２０ Ｔｏｒｒ＋基板温度は６００’Ｃであ
る。
第２図（ｄ）において、ｐ゛型ポリＳｔ膜をパターニン
グしてｎ型ポリＳｉゲート５を形成する。
グしてｎ型ポリＳｉゲート５を形成する。
このとき１ Ｐ型ポリＳｔゲート５はｎ型ポリＳｉゲー
ト４に重ね合わすようにパターニングする。
ト４に重ね合わすようにパターニングする。
以上で接続部の形成工程を終わるが、或いは下層のポリ
Ｓｉゲート４をパターニングして形成後。
Ｓｉゲート４をパターニングして形成後。
上層の反対導電型ポリＳｉ膜５′を成長前にその下のゲ
ート酸化膜３を一旦除去して再酸化してもよい。この場
合はｐ型ポリＳｔゲートとｎ型ポリＳｉゲートの重ね合
わせ部において１上層のポリＳｉの酸化膜が形成される
ことになるが、この酸化膜を１００Å以下に薄くすれば
トンネル電流が流れ導通状態が形成される。このトンネ
ル′を流はｐ型ポリＳｔゲートとｎ型ポリＳｉゲートが
同電位になりさえすればよいので、電流値（約１０−’
Ａ）自体は小さくても構わない。
ート酸化膜３を一旦除去して再酸化してもよい。この場
合はｐ型ポリＳｔゲートとｎ型ポリＳｉゲートの重ね合
わせ部において１上層のポリＳｉの酸化膜が形成される
ことになるが、この酸化膜を１００Å以下に薄くすれば
トンネル電流が流れ導通状態が形成される。このトンネ
ル′を流はｐ型ポリＳｔゲートとｎ型ポリＳｉゲートが
同電位になりさえすればよいので、電流値（約１０−’
Ａ）自体は小さくても構わない。
上層のポリＳｉ膜５′をパターニングするにはエツチン
グ終点の決め方が問題となるが次のようにすればよい。
グ終点の決め方が問題となるが次のようにすればよい。
まず、２種類のポリＳｉ膜が直に接する場合には上層の
ポリＳｉ膜がエツチングされる時間からエツチングの終
点を決める。次に２種類のポリＳｉ膜が薄い酸化膜（あ
るいは他の絶縁膜）を介して接する場合には、この酸化
膜でエツチング終点を検出する。
ポリＳｉ膜がエツチングされる時間からエツチングの終
点を決める。次に２種類のポリＳｉ膜が薄い酸化膜（あ
るいは他の絶縁膜）を介して接する場合には、この酸化
膜でエツチング終点を検出する。
実施例においては、ｐ型ポリＳｔゲートとｎ型ポリＳｉ
ゲートをドープトポリＳｉで形成された場合について説
明したが１ポリサイド（ポリＳｉとシリサイドの複合膜
）、メタルとポリＳｔの複合膜のゲート電極に対しても
本発明は適用可能である。
ゲートをドープトポリＳｉで形成された場合について説
明したが１ポリサイド（ポリＳｉとシリサイドの複合膜
）、メタルとポリＳｔの複合膜のゲート電極に対しても
本発明は適用可能である。
従来のイオン注入法は突き抜けを防ぐためゲート厚が最
小で２０００人程度であるが、実施例はゲート厚が１０
００人であり、素子の微細化に対応することができる。
小で２０００人程度であるが、実施例はゲート厚が１０
００人であり、素子の微細化に対応することができる。
次に、第３，４の発明について説明する。
第３図（ａ）、 （ｂ）は第３の発明の一実施例を説明
する断面図と平面図である。
する断面図と平面図である。
図において、１はＳｔ基板、２は素子分離絶縁膜で熱酸
化ＳｉＯ２膜、３はゲート絶縁膜で熱酸化５ｉＯ１膜、
４はｎ型ポリＳｉゲート、５はｐ型ポリＳｉゲート ６
は被覆絶縁膜でＣＣＶＤ−５ｉｎ膜、７は導電膜でＡＩ
配線である。
化ＳｉＯ２膜、３はゲート絶縁膜で熱酸化５ｉＯ１膜、
４はｎ型ポリＳｉゲート、５はｐ型ポリＳｉゲート ６
は被覆絶縁膜でＣＣＶＤ−５ｉｎ膜、７は導電膜でＡＩ
配線である。
この例の特徴は、ｐチャネルＦＥＴのゲート端とｎチャ
ネルＦＥＴのゲート端が素子分離絶縁膜２上で間隔をお
き且つ該間隔より広い幅を有する被覆絶縁膜６のコンタ
クト孔内に露出され、導電膜７により電気的に接続され
ていることである。
ネルＦＥＴのゲート端が素子分離絶縁膜２上で間隔をお
き且つ該間隔より広い幅を有する被覆絶縁膜６のコンタ
クト孔内に露出され、導電膜７により電気的に接続され
ていることである。
コンタクト部に要する配線幅−は、従来例によると
−−Ａ＋２Ｂ＋２ｄｌ＋２ｄ２
であるが、実施例によると
一王Ａ＋２ｄｉ＋２ｄｚ
となり、配線幅−はコンタクト孔２個分だけ減少する。
この結果、コンタクト部の素子分離領域を微細化するこ
とができる。
とができる。
第４図（ａ）〜（ｆ）は第４の発明の一実施例による工
程を説明する断面図である。
程を説明する断面図である。
第４図（ａ）において、窒化珪素膜を耐酸化マスクにし
た部分酸化法により、基板ｌ上に素子分離絶縁膜として
厚さ４０００人の熱酸化ＳｉＯア膜２を形成する。
た部分酸化法により、基板ｌ上に素子分離絶縁膜として
厚さ４０００人の熱酸化ＳｉＯア膜２を形成する。
第４図（ｂ）において、基板１上にゲート絶縁膜として
厚さ１００人の熱酸化５ｔａ２膜３を形成する。
厚さ１００人の熱酸化５ｔａ２膜３を形成する。
次に、基板１上にドープトＣＶＤ法により、厚さ１００
０人のｎ゛型ポリＳｉ膜を成長し、パターニングしてｎ
型ポリＳｉゲート４を形成する。
０人のｎ゛型ポリＳｉ膜を成長し、パターニングしてｎ
型ポリＳｉゲート４を形成する。
第４図（Ｃ）において、ｎ型ポリＳｉゲート４を覆って
基板上にドープｌ−ＣＶＤ法により、厚さ１０００人の
ｐ゛型ポリＳｉ膜５′を成長する。
基板上にドープｌ−ＣＶＤ法により、厚さ１０００人の
ｐ゛型ポリＳｉ膜５′を成長する。
第４図（ｄ）において、ｐ゛型ポリ５ｉｌｌをパターニ
ングしてｎ型ポリＳｉゲート５を形成する。
ングしてｎ型ポリＳｉゲート５を形成する。
このとき、ｎ型ポリＳｉゲート５はｎ型ポリＳｌゲート
４と間隔を開ける。
４と間隔を開ける。
第４図（ｅ）において、基板上に厚さ１０００人のＣＶ
Ｄ−３ｉ（ｈ膜６を成長し２両ゲートの間隔より両側に
それぞれ０．５μｍずつ大きい幅の開口部を形成する。
Ｄ−３ｉ（ｈ膜６を成長し２両ゲートの間隔より両側に
それぞれ０．５μｍずつ大きい幅の開口部を形成する。
第４図げ）において、 ＣＶＤ−５ｉＯｚ膜６の開口部
を覆って厚さ４０００人のＡＩ配線７を形成する。
を覆って厚さ４０００人のＡＩ配線７を形成する。
この場合、 ＡＩ配線７とｎ型ポリＳｉゲート５又はｎ
型ポリＳｉゲート４との重なりを０．５μｍ以上とれば
接続の安定性は十分であることを信転性試験で確認して
いる。
型ポリＳｉゲート４との重なりを０．５μｍ以上とれば
接続の安定性は十分であることを信転性試験で確認して
いる。
以上で接続部の形成工程を終わる。
第５図は本発明の詳細な説明するＣＭＯＳ集積回路の一
部を示す平面図である。
部を示す平面図である。
このレイアウトは０．５μｍの設計ルールで行われ、各
部の寸法は次のようである。
部の寸法は次のようである。
ｎチャネルＦＥＴのゲート長＝０．５μｍ。
ｐチャネルＦＥＴのゲート長＝０．５μｍｐ−ｎゲート
間隔＝０．５μｍ。
間隔＝０．５μｍ。
ゲート電極端一素子分離領域端＝０．５μｍ。
コンタクト孔＝０．５μｍ角
素子分離領域端−コンタクト孔＝０．５μｍ。
ゲート端一コンタクト孔＝０．５μｍ。
配線幅＝０．５μｍ。
配線−コンタクト孔＝０．３μｍ。
配線−ｎゲート端一０．５μｍ。
配線−ｐゲート端一０．５μｍ
図中＊ ｖＣＣは電源線、 ＧＮＤは接地線、Ｃはコ
ンタクト部である。
ンタクト部である。
ｎ型ポリＳｉゲート＠掻４とｎ型ポリＳｉゲート電極５
とは第１発明の構造で端部が重なって接続されている。
とは第１発明の構造で端部が重なって接続されている。
（発明の効果）
以上説明したように本発明によれば、ｎ型ポリＳｉゲー
トのｐチャネルＦＥＴとｎ型ポリＳｉゲートのｎチャネ
ルＦＥＴとを共に表面チャネル型ＦＥＴとして、同一基
板上にゲート厚をイオン注入法を用いるより薄り、且つ
不純物の突き抜けなく形成でき。
トのｐチャネルＦＥＴとｎ型ポリＳｉゲートのｎチャネ
ルＦＥＴとを共に表面チャネル型ＦＥＴとして、同一基
板上にゲート厚をイオン注入法を用いるより薄り、且つ
不純物の突き抜けなく形成でき。
更に、ｎ型ポリＳｉゲートとｎ型ポリＳｉゲートの接続
部の面積を大幅に低減して微細なＣＭＯＳ回路の設計が
できるようになった。
部の面積を大幅に低減して微細なＣＭＯＳ回路の設計が
できるようになった。
又、換言すれば接続部の面積の低減により、実効的なコ
ンタクト面積を大きくとることができ素子の微細化と安
定化に効果が大きい。
ンタクト面積を大きくとることができ素子の微細化と安
定化に効果が大きい。
第１図（ａ）、 （ｂ）は第１の発明の一実施例を説明
する断面図。 第２図（ａ）〜（ｄ）は第２の発明の一実施例による工
程を説明する断面図 第３図（ａ）、 （ｂ）は第３の発明の一実施例を説明
する断面図と平面図。 第４図（ａ）〜（ｆ）は第４の発明の一実施例による工
程を説明する断面図。 第５図は本発明の詳細な説明するＣＭＯＳ集積回路の一
部を示す平面図。 第６図はＣＭＯＳインバータの等価回路図。 ↓面図である。 図において。 １はＳｉ基板。 ２は素子分離絶縁膜で熱酸化Ｓｉ０ｇ膜３はゲート絶縁
膜で熱酸化ＳｉＯ□膜。 ４はｎ型ポリＳｉゲート。 ５はｎ型ポリＳｉゲート ６は絶縁膜テＣＶＤ−３ｉＯｚ膜。 ７は導電膜でＡＩ配線 （１）） 平面図 第５づご日月の 實 方色イク・］ 勇 図 箋 臂明の賞方ａ分・ｌ／ｌ哨面図 第 １ 図 第２発日す ユニ木型、と 客ｔ ′ａｌｌｌ −
４う 謄□’ｉｐ円第 図 第４衾日目のエーネＬと各地ヨ月 すう−１ｄｂ図第 凹 第 ６ 図 （ト）千面区 境釆争１０区 第 図
する断面図。 第２図（ａ）〜（ｄ）は第２の発明の一実施例による工
程を説明する断面図 第３図（ａ）、 （ｂ）は第３の発明の一実施例を説明
する断面図と平面図。 第４図（ａ）〜（ｆ）は第４の発明の一実施例による工
程を説明する断面図。 第５図は本発明の詳細な説明するＣＭＯＳ集積回路の一
部を示す平面図。 第６図はＣＭＯＳインバータの等価回路図。 ↓面図である。 図において。 １はＳｉ基板。 ２は素子分離絶縁膜で熱酸化Ｓｉ０ｇ膜３はゲート絶縁
膜で熱酸化ＳｉＯ□膜。 ４はｎ型ポリＳｉゲート。 ５はｎ型ポリＳｉゲート ６は絶縁膜テＣＶＤ−３ｉＯｚ膜。 ７は導電膜でＡＩ配線 （１）） 平面図 第５づご日月の 實 方色イク・］ 勇 図 箋 臂明の賞方ａ分・ｌ／ｌ哨面図 第 １ 図 第２発日す ユニ木型、と 客ｔ ′ａｌｌｌ −
４う 謄□’ｉｐ円第 図 第４衾日目のエーネＬと各地ヨ月 すう−１ｄｂ図第 凹 第 ６ 図 （ト）千面区 境釆争１０区 第 図
Claims (4)
- （１）基板上にｐチャネルＦＥＴとｎチャネルＦＥＴと
を有し、 該ｐチャネルＦＥＴのゲートは少なくとも一部がｐ型多
結晶珪素膜からなり、 該ｎチャネルＦＥＴのゲートは少なくとも一部がｎ型多
結晶珪素膜からなり、 該ｐチャネルＦＥＴのゲートと該ｎチャネルＦＥＴのゲ
ートが該基板上に形成された絶縁膜上で重なり、電気的
に接続されていることを特徴とする半導体装置。 - （２）前記基板上に素子分離絶縁膜を形成する工程と、 該基板上の素子形成領域にゲート絶縁膜を形成する工程
と、 該基板上に一導電型多結晶珪素膜を成長しパターニング
して、該素子分離絶縁膜上を含んだ領域に一導電型チャ
ネルＦＥＴのゲートを形成する工程と、 該基板上に反対導電型多結晶珪素膜を成長し、該素子分
離絶縁膜上で該一導電型チャネルＦＥＴのゲートと重な
るようにパターニングして反対導電型チャネルＦＥＴの
ゲートを形成する工程とを有することを特徴とする請求
項（１）記載の半導体装置の製造方法。 - （３）基板上にｐチャネルＦＥＴとｎチャネルＦＥＴと
これらのＦＥＴを分離する素子分離絶縁膜と、これらの
ＦＥＴを覆う被覆絶縁膜とを有し、 該ｐチャネルＦＥＴのゲートは少なくとも一部がｐ型多
結晶珪素膜からなり、 該ｎチャネルＦＥＴのゲートは少なくとも一部がｎ型多
結晶珪素膜からなり、 該ｐチャネルＦＥＴのゲート端と該ｎチャネルＦＥＴの
ゲート端が素子分離絶縁膜上で間隔をおき且つ該間隔よ
り広い幅を有する被覆絶縁膜のコンタクト孔内に露出さ
れ、導電膜により電気的に接続されていることを特徴と
する半導体装置。 - （４）前記基板上に素子分離絶縁膜を形成する工程と、 該基板上の素子形成領域にゲート絶縁膜を形成する工程
と、 該基板上に一導電型多結晶珪素膜を成長しパターニング
して、該素子分離絶縁膜上を含んだ領域に一導電型チャ
ネルＦＥＴのゲートを形成する工程と、 該基板上に反対導電型多結晶珪素膜を成長し、該素子分
離絶縁膜上で該一導電型チャネルＦＥＴのゲート端と間
隔をおいて端部を有するようにパターニングして反対導
電型チャネルＦＥＴのゲートを形成する工程と、 該基板上に被覆絶縁膜を被着し、該間隔より広い幅を有
する開口部を形成して、該一導電型チャネルＦＥＴのゲ
ート端と該反対導電型チャネルＦＥＴのゲート端とを露
出させる工程と、 該基板上に該開口部を覆って導電膜を形成する工程とを
有することを特徴とする請求項（３）記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014691A JPH03219667A (ja) | 1990-01-24 | 1990-01-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014691A JPH03219667A (ja) | 1990-01-24 | 1990-01-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219667A true JPH03219667A (ja) | 1991-09-27 |
Family
ID=11868218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014691A Pending JPH03219667A (ja) | 1990-01-24 | 1990-01-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883852A (ja) * | 1994-06-08 | 1996-03-26 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JPH08264661A (ja) * | 1995-03-27 | 1996-10-11 | Nec Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-01-24 JP JP2014691A patent/JPH03219667A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883852A (ja) * | 1994-06-08 | 1996-03-26 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| US6261882B1 (en) | 1994-06-08 | 2001-07-17 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor device |
| JPH08264661A (ja) * | 1995-03-27 | 1996-10-11 | Nec Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0171582B1 (ko) | 배선 구조를 갖는 반도체 디바이스 및 그 제조 방법 | |
| US5405806A (en) | Method for forming a metal silicide interconnect in an integrated circuit | |
| US4692994A (en) | Process for manufacturing semiconductor devices containing microbridges | |
| US5084416A (en) | Method of forming a low resistance contact by forming a contact hole within a recess | |
| JP3665426B2 (ja) | 半導体装置の製造方法 | |
| US4210993A (en) | Method for fabricating a field effect transistor | |
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| EP0070402B1 (en) | Method of forming electrically conductive patterns on a semiconductor device, and a semiconductor device manufactured by the method | |
| KR920007787B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH04280456A (ja) | 半導体装置及びその製造方法 | |
| JP2828438B2 (ja) | 半導体素子のポリサイド層形成方法 | |
| JPH03219667A (ja) | 半導体装置及びその製造方法 | |
| JPH0415619B2 (ja) | ||
| JP2907122B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
| JP2950620B2 (ja) | 半導体装置 | |
| JPH0368170A (ja) | 薄膜半導体素子の製造方法 | |
| JP3173048B2 (ja) | 半導体装置 | |
| JP3189399B2 (ja) | 半導体装置の製造方法 | |
| JPH10189901A (ja) | 半導体装置の製造方法 | |
| US6544852B1 (en) | Method of fabricating semiconductor device | |
| JPH04101433A (ja) | 半導体装置の製造方法 | |
| JP2790514B2 (ja) | 半導体装置の製造方法 | |
| JPH03161941A (ja) | 電荷転送装置の製造方法 | |
| JPS5882577A (ja) | 金属シリサイドコンタクトを有するポリシリコンダイオ−ド |