JPH03219724A - トラック／ホールド回路 - Google Patents
トラック／ホールド回路Info
- Publication number
- JPH03219724A JPH03219724A JP1301359A JP30135989A JPH03219724A JP H03219724 A JPH03219724 A JP H03219724A JP 1301359 A JP1301359 A JP 1301359A JP 30135989 A JP30135989 A JP 30135989A JP H03219724 A JPH03219724 A JP H03219724A
- Authority
- JP
- Japan
- Prior art keywords
- hold
- track
- circuit
- output
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、トラック／ホールド回路においてアクイジシ
ョンのタイミングのずれにより発生ずるホールド波形の
歪の低減に関するものである。
ョンのタイミングのずれにより発生ずるホールド波形の
歪の低減に関するものである。
〈従来の技術〉
第７図は従来のトラック／ホールド回路（以下′「／Ｈ
回路とも呼ぶ）の具体例を示す構成回路図である。１は
トラック／ホールドアンプ（Ｔ／Ｈアンプとも呼ぶ）、
ＳＷｌ、ＳＷ２はＴ／Ｈアングの反転入力端子と共通電
位点（以下コモンと呼ぶ）の間に直列に接続する第１．
第２のＦ Ｅ Ｔ”スイッチ、ＣＨはＴ／Ｈアンプ１の
出力端子とＦＥＴＥＴスイツチＩ、ＳＷ２の接続点との
間に接続するホールドキャパシタ、Ｒ３はホールドキャ
パシタＣＨとＴ／Ｈアンプ１の出力端子の間に接続する
ダンピング用抵抗、ＳＷ３．ＳＷ４はＴ／Ｈアングの反
転入力端子とコモンの間に直列に接続する第３．第４の
ＦＥＴスイ・ｙチ、３はＴ／Ｈ入力電圧Ｖ が印加され
る入力端子、Ｒ１は入力端ｎ 子３とＦＥＴＥＴスイツチ３．ＳＷ４の接続点との間に
接続する抵抗、Ｒ２はＳＷ３．ＳＷ４の前記接続点とＴ
／Ｈアンプ１の出力端子の間に接続するＲ１と等しい値
（ゲイン１の場合）の抵抗である。４はＴ／Ｈアング１
の出力端子が接続する本Ｔ／Ｈ回路の出力端子である。
回路とも呼ぶ）の具体例を示す構成回路図である。１は
トラック／ホールドアンプ（Ｔ／Ｈアンプとも呼ぶ）、
ＳＷｌ、ＳＷ２はＴ／Ｈアングの反転入力端子と共通電
位点（以下コモンと呼ぶ）の間に直列に接続する第１．
第２のＦ Ｅ Ｔ”スイッチ、ＣＨはＴ／Ｈアンプ１の
出力端子とＦＥＴＥＴスイツチＩ、ＳＷ２の接続点との
間に接続するホールドキャパシタ、Ｒ３はホールドキャ
パシタＣＨとＴ／Ｈアンプ１の出力端子の間に接続する
ダンピング用抵抗、ＳＷ３．ＳＷ４はＴ／Ｈアングの反
転入力端子とコモンの間に直列に接続する第３．第４の
ＦＥＴスイ・ｙチ、３はＴ／Ｈ入力電圧Ｖ が印加され
る入力端子、Ｒ１は入力端ｎ 子３とＦＥＴＥＴスイツチ３．ＳＷ４の接続点との間に
接続する抵抗、Ｒ２はＳＷ３．ＳＷ４の前記接続点とＴ
／Ｈアンプ１の出力端子の間に接続するＲ１と等しい値
（ゲイン１の場合）の抵抗である。４はＴ／Ｈアング１
の出力端子が接続する本Ｔ／Ｈ回路の出力端子である。
ＦＥＴスイッチＳＷ１〜ＳＷ４はＤ−ＭＯＳ ＦＥＴ
スイッチで構成され、ＳＷ２，５Ｗ３（７）ゲートはＴ
／ Ｈり。
スイッチで構成され、ＳＷ２，５Ｗ３（７）ゲートはＴ
／ Ｈり。
ツクで、ＳＷＩ、ＳＷ４のゲートはその反転クロックで
駆動されている。これらのクロックは外部の回路で発生
される。
駆動されている。これらのクロックは外部の回路で発生
される。
トラックモードではＦＥＴスイッチＳＷ２ ＳＷ ３
ハオン、ＦＥＴＸイッチＳＷＩ 、ＳＷ４はオフとな
り、Ｔ ／ ８回路は反転増幅器を構成し、入力電圧■
ｉｎは一１＠のゲインで出力される。ボルドモードとな
り、ＦＥＴスイッチＳＷＩ、ＳＷ４かオン、ＦＥＴスイ
ッチＳＷ２．ＳＷ３がオフになるとホールドキャパシタ
ＣｌにはＳＷ２がオフしたタイミングにおける反転出力
信号の電圧値が保持される。なおＦＥＴスイッチＳＷ４
がオンとなるのでＴ／Ｈ入力電圧■ｉｏによる大刀電流
はコモンへ流れ、Ｔ ／ Ｈ出力ｖｏｕｔと分離される
。
ハオン、ＦＥＴＸイッチＳＷＩ 、ＳＷ４はオフとな
り、Ｔ ／ ８回路は反転増幅器を構成し、入力電圧■
ｉｎは一１＠のゲインで出力される。ボルドモードとな
り、ＦＥＴスイッチＳＷＩ、ＳＷ４かオン、ＦＥＴスイ
ッチＳＷ２．ＳＷ３がオフになるとホールドキャパシタ
ＣｌにはＳＷ２がオフしたタイミングにおける反転出力
信号の電圧値が保持される。なおＦＥＴスイッチＳＷ４
がオンとなるのでＴ／Ｈ入力電圧■ｉｏによる大刀電流
はコモンへ流れ、Ｔ ／ Ｈ出力ｖｏｕｔと分離される
。
〈発明が解決しようとする課題〉
しかしながら、上記の回路では入力信号電圧Ｖ１ｏの周
波数が高くなると、ホールドキャパシタＣ１を充電する
電流が大きくなり、ＦＥＴスイッチＳＷ２のオン抵抗で
生ずる電圧降下でホールドするタイミングが変調を受け
、再現波形に高調波歪が発生していた。
波数が高くなると、ホールドキャパシタＣ１を充電する
電流が大きくなり、ＦＥＴスイッチＳＷ２のオン抵抗で
生ずる電圧降下でホールドするタイミングが変調を受け
、再現波形に高調波歪が発生していた。
以下にこの現象を詳しく説明する。第７図の′■゛／Ｈ
回路ではＳＷ２にＤ−ＭＯＳ スイッチを使用してい
る。Ｄ−ＭＯＳ スイッチにはゲートとドレイン間に
容量Ｃｇｄが存在し、その容量には電圧依存性がある。
回路ではＳＷ２にＤ−ＭＯＳ スイッチを使用してい
る。Ｄ−ＭＯＳ スイッチにはゲートとドレイン間に
容量Ｃｇｄが存在し、その容量には電圧依存性がある。
すなわちゲート・トレイン間電圧Ｖ が増加するとＣｇ
ｄも増加する。トラック・（Ｊｄ モードで入力信号の周波数が高くなるとホールドキャパ
シタＣ１を充電する電流が大きくなり、ＳＷ２のオン抵
抗で生ずる電圧ドロップが変化する。
ｄも増加する。トラック・（Ｊｄ モードで入力信号の周波数が高くなるとホールドキャパ
シタＣ１を充電する電流が大きくなり、ＳＷ２のオン抵
抗で生ずる電圧ドロップが変化する。
ゲート電圧は例えば５■で一定であるが、電圧ドロップ
によりトレイン電圧が変化するとｖ、ｄが変化し、した
がってＣｇｄも変化する。Ｃｇｄがドレイン電圧の変化
により変動すると、ＳＷ２のゲート駆動回路の出力抵抗
との間で生じるＣＲ時定数が変化し、ＳＷＩがオフする
タイミングすなわちデータアクイジションのタイミング
が変調を受ける。
によりトレイン電圧が変化するとｖ、ｄが変化し、した
がってＣｇｄも変化する。Ｃｇｄがドレイン電圧の変化
により変動すると、ＳＷ２のゲート駆動回路の出力抵抗
との間で生じるＣＲ時定数が変化し、ＳＷＩがオフする
タイミングすなわちデータアクイジションのタイミング
が変調を受ける。
このようにしてホールドされたデータを再現した信号波
形は入力信号■。の波形に対して高調波歪を含んだもの
となってしまう、第８図はこの様子を示すもので、（Ａ
）は入力信号Ｖ とトラックｎ モード時のＣＨに流れる電流Ｉの位相関係を示す。
形は入力信号■。の波形に対して高調波歪を含んだもの
となってしまう、第８図はこの様子を示すもので、（Ａ
）は入力信号Ｖ とトラックｎ モード時のＣＨに流れる電流Ｉの位相関係を示す。
（Ｂ）はアクイジションタイミングのずれを示し、Ｖ
Ｑｄ、 Ｃｇｄが最大となる時にＣＲ時定数が最大とな
り、アクイジションタイミングがΔｔ１だけ遅れるが、
Ｖｇａ、 Ｃｇｄが最小となる時は、ＣＲ時定数が最小
となり、アクイジションタイミングがΔｔ２だけ進んで
いる。（Ｃ）は理想波形（点線二人力波形）と再現波形
（’ｌ’ ／ Ｈ回路出力をＡ／Ｄ変換した後の波形）
を比較しており、再現波形か高調波歪を含んでいること
が示されている。
Ｑｄ、 Ｃｇｄが最大となる時にＣＲ時定数が最大とな
り、アクイジションタイミングがΔｔ１だけ遅れるが、
Ｖｇａ、 Ｃｇｄが最小となる時は、ＣＲ時定数が最小
となり、アクイジションタイミングがΔｔ２だけ進んで
いる。（Ｃ）は理想波形（点線二人力波形）と再現波形
（’ｌ’ ／ Ｈ回路出力をＡ／Ｄ変換した後の波形）
を比較しており、再現波形か高調波歪を含んでいること
が示されている。
本発明は上記の問題を解決するなめになされたもので、
データ・アクイジションのタイミングが変調を受けずに
一定なトラック／ホールド回路を実現することを目的と
する。
データ・アクイジションのタイミングが変調を受けずに
一定なトラック／ホールド回路を実現することを目的と
する。
く課題を解決するだめの手段〉
本発明に係るトラック／ホールド回路は少なくとも出力
段を共通としてトラック動作とホールド動作を行うトラ
ック／ホールドアンプと、このトラック／ホールドアン
プの出力端子にその一端が接続し、少なくともホールド
動作の際にその他端が前記トラック／ホールドアンプの
反転入力端子に接続するホールドキャパシタと、このホ
ールドキャパシタの他端とコモンの間に接続するＦＥＴ
スイッチと、前記ホールドキャパシタの他端の電圧に対
応する電圧を入力するレベルシフト回路と、このレベル
シフト回路の出力に対応する電圧で前記ＦＥＴスイッチ
をオンにする駆動回路とを備えたことを特徴とする。
段を共通としてトラック動作とホールド動作を行うトラ
ック／ホールドアンプと、このトラック／ホールドアン
プの出力端子にその一端が接続し、少なくともホールド
動作の際にその他端が前記トラック／ホールドアンプの
反転入力端子に接続するホールドキャパシタと、このホ
ールドキャパシタの他端とコモンの間に接続するＦＥＴ
スイッチと、前記ホールドキャパシタの他端の電圧に対
応する電圧を入力するレベルシフト回路と、このレベル
シフト回路の出力に対応する電圧で前記ＦＥＴスイッチ
をオンにする駆動回路とを備えたことを特徴とする。
く作用〉
トラックモードにおいて、レベルシフト回路および駆動
回路によりＦＥＴスイッチのゲート端子の電位はＦ Ｂ
’ｒ’スイッチのドレイン端子の電位と等しく変化す
るので、ＦＥＴスイッチのゲート・ドレイン間における
電圧および容量は一定となる。
回路によりＦＥＴスイッチのゲート端子の電位はＦ Ｂ
’ｒ’スイッチのドレイン端子の電位と等しく変化す
るので、ＦＥＴスイッチのゲート・ドレイン間における
電圧および容量は一定となる。
したがってデータ・アクイジションのタイミングも一定
一となる。
一となる。
〈実施例〉
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明に係るトラック／ホールド回路の第１の
実施例で反転型のものを示す構成回路図である。ここで
第７図と同じ部分は同一の記号を付して説明を省略する
。Ｃ１はＴ ／ Ｈアンプ１の出力端子にその一端が接
続する第２のキャパシタ、ＳＷ５はキャパシタＣ１の他
端とコモンの間に接続するモニタ用の第５のＤ−ＭＯＳ
ＦＥＴスイッチ、５はＦＥＴスイッチＳＷ５のドレ
イン端子の電圧を入力して５ｖシフトするレベルシフト
回路、６はレベルシフト回路５の出力電圧を’Ｔ’ Ｔ
Ｌレベルの電源電圧とし］゛／Ｈクロック（トラック
モードとホールドモードのタイミングを決めるクロック
。）と同期したクロックにより駆動されるＤ形フリップ
フロップ（Ａ−ＣＭＯ８）である。
実施例で反転型のものを示す構成回路図である。ここで
第７図と同じ部分は同一の記号を付して説明を省略する
。Ｃ１はＴ ／ Ｈアンプ１の出力端子にその一端が接
続する第２のキャパシタ、ＳＷ５はキャパシタＣ１の他
端とコモンの間に接続するモニタ用の第５のＤ−ＭＯＳ
ＦＥＴスイッチ、５はＦＥＴスイッチＳＷ５のドレ
イン端子の電圧を入力して５ｖシフトするレベルシフト
回路、６はレベルシフト回路５の出力電圧を’Ｔ’ Ｔ
Ｌレベルの電源電圧とし］゛／Ｈクロック（トラック
モードとホールドモードのタイミングを決めるクロック
。）と同期したクロックにより駆動されるＤ形フリップ
フロップ（Ａ−ＣＭＯ８）である。
ＦＥＴスイッチＳＷ２のゲートはフリップフロップ６の
出力により駆動され、ＳＷ５のゲートは常に５Ｖが印加
されてオンとなっている。ＦＥ’ｒスイッチＳＷ２とＳ
Ｗ５、キャパシタＣＨと０１の特性はそれぞれ等しいも
のを用いる。
出力により駆動され、ＳＷ５のゲートは常に５Ｖが印加
されてオンとなっている。ＦＥ’ｒスイッチＳＷ２とＳ
Ｗ５、キャパシタＣＨと０１の特性はそれぞれ等しいも
のを用いる。
上記の構成のトラック／ホールド回路の動作を次に説明
する。トラックモードにおいて、ＦＥＴスイッチＳＷ２
．ＳＷ３はオンとなり、１゛／Ｈ出力として入力信号■
１ｏと符号が逆で等倍の信号が出力される。このときＦ
ＥＴスイッチＳＷ２にはホールドキャパシタＣｏを充電
する電流Ｉが流れ、Ｆ Ｅ ＴスイッチＳＷ２のドレイ
ン電圧はそのオン抵抗（数１００Ω）による電圧降下で
変動する。
する。トラックモードにおいて、ＦＥＴスイッチＳＷ２
．ＳＷ３はオンとなり、１゛／Ｈ出力として入力信号■
１ｏと符号が逆で等倍の信号が出力される。このときＦ
ＥＴスイッチＳＷ２にはホールドキャパシタＣｏを充電
する電流Ｉが流れ、Ｆ Ｅ ＴスイッチＳＷ２のドレイ
ン電圧はそのオン抵抗（数１００Ω）による電圧降下で
変動する。
Ｃ１とＣ１、ＳＷ２とＳＷ５がそれぞれ同一特性の素子
なので、ＦＥＴスイッチＳＷ５のドレイン電圧もＳＷ２
と全く同じ変化をする。ＦＥＴスイッチＳＷ５のドレイ
ン電圧はレベルシフト回路５で＋５■シフトされ、レベ
ルシフト回路５からは＋５ｖ中心の交流信号がフリップ
フロラ１６の電源端子Ｖｓｓに供給される。Ｔ／Ｈクロ
ックと同期したクロック入力により、フリップフロップ
６の出力ＱかＨｉｇｈとなる時はレベルシフト回路５の
出力かそのまま出力されるので、ＳＷ２がオンのときは
ＳＷ２のゲートとドレイン間の電位差は常に５Ｖと一定
になる。フリップフロップ回路６の出力がＬｏｗのとき
はコモンレベルが出力されＳＷ２がオフになる。上記の
ようにトラックモトでＦＥＴスイッチＳＷ２のＶｇｄが
一定なので、ＦＥＴスイッチＳＷ２のＣｇｄも一定とな
り、スイッチング時のＣＲ時定数も一定となり、データ
アクイジションのタイミングが入力信号に拘らず一定と
なる。
なので、ＦＥＴスイッチＳＷ５のドレイン電圧もＳＷ２
と全く同じ変化をする。ＦＥＴスイッチＳＷ５のドレイ
ン電圧はレベルシフト回路５で＋５■シフトされ、レベ
ルシフト回路５からは＋５ｖ中心の交流信号がフリップ
フロラ１６の電源端子Ｖｓｓに供給される。Ｔ／Ｈクロ
ックと同期したクロック入力により、フリップフロップ
６の出力ＱかＨｉｇｈとなる時はレベルシフト回路５の
出力かそのまま出力されるので、ＳＷ２がオンのときは
ＳＷ２のゲートとドレイン間の電位差は常に５Ｖと一定
になる。フリップフロップ回路６の出力がＬｏｗのとき
はコモンレベルが出力されＳＷ２がオフになる。上記の
ようにトラックモトでＦＥＴスイッチＳＷ２のＶｇｄが
一定なので、ＦＥＴスイッチＳＷ２のＣｇｄも一定とな
り、スイッチング時のＣＲ時定数も一定となり、データ
アクイジションのタイミングが入力信号に拘らず一定と
なる。
第２図は第１図のトラック／ホールド回路の第１の変形
例である。第１図と異なるのは、レベルシフト回路５の
出力をフリップフロラ１６の電源に供給する代りに、差
動スイッチ７の電源に供給するようにした点である。タ
ロツクで駆動されるＤ形フリップフロップ６の出力が差
動スイッチ７のスイッチング入力となっている。ここで
１゛／Ｈクロツクに対し差動スイッチ６のスイッチング
の分の遅れがＳＷ２のオンオフ信号に生じるが、全体の
タイミングを調整すると問題とならない、また第２図の
点線のように、フリップフロップ回路６のＱ出力とその
反転出力をそれぞれＴ／Ｈ出力の反転出力およびＴ／Ｈ
出力とすることにより、外部回路を簡素化することがで
きる。
例である。第１図と異なるのは、レベルシフト回路５の
出力をフリップフロラ１６の電源に供給する代りに、差
動スイッチ７の電源に供給するようにした点である。タ
ロツクで駆動されるＤ形フリップフロップ６の出力が差
動スイッチ７のスイッチング入力となっている。ここで
１゛／Ｈクロツクに対し差動スイッチ６のスイッチング
の分の遅れがＳＷ２のオンオフ信号に生じるが、全体の
タイミングを調整すると問題とならない、また第２図の
点線のように、フリップフロップ回路６のＱ出力とその
反転出力をそれぞれＴ／Ｈ出力の反転出力およびＴ／Ｈ
出力とすることにより、外部回路を簡素化することがで
きる。
第３図は第１図のトラック／ホールド回路の第２の変形
例で、レベルシフト回路５の入力をＳＷ２のドレイン端
子から直接取るものを示す構成回路図である。レベルシ
フト回路５がＴ／Ｈ回路６に影響を与えない理想的なも
の、すなわち、入力インピーダンス中■、バイアス電流
キ０て゛あれば実現することができる。キャパシタＣ１
およびＦＥＴスイッチＳＷ５を省略できるので回路が簡
単となり、Ｆ Ｂ ’Ｉ’スイッチＳＷ２とＳＷ５、キ
ャパシタＣＨと０１の間のミスマツチングによる誤差が
生じない。
例で、レベルシフト回路５の入力をＳＷ２のドレイン端
子から直接取るものを示す構成回路図である。レベルシ
フト回路５がＴ／Ｈ回路６に影響を与えない理想的なも
の、すなわち、入力インピーダンス中■、バイアス電流
キ０て゛あれば実現することができる。キャパシタＣ１
およびＦＥＴスイッチＳＷ５を省略できるので回路が簡
単となり、Ｆ Ｂ ’Ｉ’スイッチＳＷ２とＳＷ５、キ
ャパシタＣＨと０１の間のミスマツチングによる誤差が
生じない。
第４図は本発明に係るトラック／ホールド回路の第２の
実施例で非反転型のものを示す構成回路図である。第１
図と同じ部分は同一の記号を付しである。１０は２つの
入力段１０１，１０２およびその出力か接続する出力段
を有し、入力段１０１．１０２に供給する動作電流を切
換えることにより入力段１０１，１０２のうちいずれか
一方を選択する′Ｔ” ／ Ｈ増幅器で、第１の入力段
１０１の非反転入力端子に入力信号Ｖ１ｏか印加され、
反転入力端子が出力段１０３の出力端子に接続している
。ここで入力段１ｏｔ、１０２の初段はＦ Ｂ ’Ｔ’
の差動回路で構成されている。ホールドキャパシタＣＨ
は第２の人力段１０２の反転入力端子と］゛／Ｈ増篇器
１０の出力段１０３の出力端子との間に接続され、タン
ピンク抵抗Ｒ３はホールドキャパシタＣＨと出力段１０
３の間に挿入され、ＦＥＴスイッチＳＷ２は入力段１０
２の反転入力端子とコモンの間に接続されて前記動作電
流の切換と連動してそのオンオフが制御される。ＳＷ６
は入力段１０２の非反転入力端子とコモンの間に接続さ
れ、ＳＷ２と連動してそのオンオフが制御されるＦＥＴ
スイッチ、Ｃ２はＦＥＴスイッチＳＷ６と並列に接続さ
れるホールドキャパシタＣＨと同一容量のキャパシタで
、ＦＥＴスイッチＳＷ２がスイッチング時に発生するペ
デスタル電圧を補償するためのもの、１１は一端が負電
圧源■３−に接続しＴ／Ｈ増幅器１０の入力段１０１ま
たは１０２に動作電流を供給するための定電流源、２は
定電流源１１の他端を入力段１０１（Ｔ側）、１０２（
Ｈ側）のいずれか一方に切換えて接続する電流スイッチ
である。
実施例で非反転型のものを示す構成回路図である。第１
図と同じ部分は同一の記号を付しである。１０は２つの
入力段１０１，１０２およびその出力か接続する出力段
を有し、入力段１０１．１０２に供給する動作電流を切
換えることにより入力段１０１，１０２のうちいずれか
一方を選択する′Ｔ” ／ Ｈ増幅器で、第１の入力段
１０１の非反転入力端子に入力信号Ｖ１ｏか印加され、
反転入力端子が出力段１０３の出力端子に接続している
。ここで入力段１ｏｔ、１０２の初段はＦ Ｂ ’Ｔ’
の差動回路で構成されている。ホールドキャパシタＣＨ
は第２の人力段１０２の反転入力端子と］゛／Ｈ増篇器
１０の出力段１０３の出力端子との間に接続され、タン
ピンク抵抗Ｒ３はホールドキャパシタＣＨと出力段１０
３の間に挿入され、ＦＥＴスイッチＳＷ２は入力段１０
２の反転入力端子とコモンの間に接続されて前記動作電
流の切換と連動してそのオンオフが制御される。ＳＷ６
は入力段１０２の非反転入力端子とコモンの間に接続さ
れ、ＳＷ２と連動してそのオンオフが制御されるＦＥＴ
スイッチ、Ｃ２はＦＥＴスイッチＳＷ６と並列に接続さ
れるホールドキャパシタＣＨと同一容量のキャパシタで
、ＦＥＴスイッチＳＷ２がスイッチング時に発生するペ
デスタル電圧を補償するためのもの、１１は一端が負電
圧源■３−に接続しＴ／Ｈ増幅器１０の入力段１０１ま
たは１０２に動作電流を供給するための定電流源、２は
定電流源１１の他端を入力段１０１（Ｔ側）、１０２（
Ｈ側）のいずれか一方に切換えて接続する電流スイッチ
である。
ブートストラップ回路は第１図の場合と同様に、Ｆ Ｅ
’！’スイッチＳＷ５のドレイン電圧をレベルシフ１
−回路５で５Ｖ （ＴＴＬレベルの場合）レベルシフト
した後、その出力をフリップフロップ６の電源■ に供
給し、Ｔ／Ｈクロックと同期するりＳ ロックでフリップフロップ回路６を駆動し、フリップフ
ロップ回路６の出力でスイッチＳＷ２．ＳＷ６を駆動し
ている。
’！’スイッチＳＷ５のドレイン電圧をレベルシフ１
−回路５で５Ｖ （ＴＴＬレベルの場合）レベルシフト
した後、その出力をフリップフロップ６の電源■ に供
給し、Ｔ／Ｈクロックと同期するりＳ ロックでフリップフロップ回路６を駆動し、フリップフ
ロップ回路６の出力でスイッチＳＷ２．ＳＷ６を駆動し
ている。
次にその動作を説明する。
（ａ）トラックモード時
トラックモードでは、第１図において、ＦＢＴスイッチ
ＳＷ２．ＳＷ６がオンとなり、電流スイッチ２は１゛側
へ接続する。入力信号Ｖｉｎは入力段１０１と出力段１
０３を組合せたゲイン１のトラックアンプを通り、入力
信号■ と等倍のＴ／Ｈ出ｎ 力が４に現れる。このときＦ Ｅ ＴスイッチＳＷ２に
はホールドキャパシタＣＨを充電する電流Ｉが流れ、Ｆ
ＥＴスイッチＳＷ２のドレイン電圧はそのオン抵抗（数
１００Ω）による電圧降下で変動する。ＣとＣ，ＳＷ２
とＳＷ５がそれぞれ同■１ 一特性の素子なので、ＦＥＴスイッチＳＷ５のドレイン
電圧もＳＷ２のトレイン電圧と全く同じ変化をする。そ
の結果、第１図の場合と同様にゲト・ドレイン間電圧■
ｇｄが一定（ここでは５Ｖ）となる。
ＳＷ２．ＳＷ６がオンとなり、電流スイッチ２は１゛側
へ接続する。入力信号Ｖｉｎは入力段１０１と出力段１
０３を組合せたゲイン１のトラックアンプを通り、入力
信号■ と等倍のＴ／Ｈ出ｎ 力が４に現れる。このときＦ Ｅ ＴスイッチＳＷ２に
はホールドキャパシタＣＨを充電する電流Ｉが流れ、Ｆ
ＥＴスイッチＳＷ２のドレイン電圧はそのオン抵抗（数
１００Ω）による電圧降下で変動する。ＣとＣ，ＳＷ２
とＳＷ５がそれぞれ同■１ 一特性の素子なので、ＦＥＴスイッチＳＷ５のドレイン
電圧もＳＷ２のトレイン電圧と全く同じ変化をする。そ
の結果、第１図の場合と同様にゲト・ドレイン間電圧■
ｇｄが一定（ここでは５Ｖ）となる。
（ｂ）ホールドモード時
ホールドモードでは同一のタイミングでスイッチＳＷ２
．ＳＷ６がオフ、電流スイッチ２はＨ側へ倒れる。スイ
ッチＳＷ２がオフするとホールドキャパシタＣＩにはそ
の時点での交流信号（入力信号）の電圧値が保持される
。
．ＳＷ６がオフ、電流スイッチ２はＨ側へ倒れる。スイ
ッチＳＷ２がオフするとホールドキャパシタＣＩにはそ
の時点での交流信号（入力信号）の電圧値が保持される
。
すなわち＜ａ）で述べたように、ＳＷ２のゲート・ドレ
イン間電圧が一定となるので、ＳＷ２のゲート・ドレイ
ン間容量Ｃｇｄが一定となり、スイッチング時定数の変
化によって生じるホールドタイミングの変化がなくなり
、波形歪を低減することができる。
イン間電圧が一定となるので、ＳＷ２のゲート・ドレイ
ン間容量Ｃｇｄが一定となり、スイッチング時定数の変
化によって生じるホールドタイミングの変化がなくなり
、波形歪を低減することができる。
第５図は上記のトラック／ホールド回路につき実験によ
り得られた、有効ビット数の周波数特性を示す図で、従
来例と比べて全周波数帯域にわたり精度が改善されてい
る。
り得られた、有効ビット数の周波数特性を示す図で、従
来例と比べて全周波数帯域にわたり精度が改善されてい
る。
第６図は上記のトラック／ホールド回路につき実験によ
り得られた２次高調波歪の周波数特性である。高調波歪
が高域で大幅に改善されていることがわかる。
り得られた２次高調波歪の周波数特性である。高調波歪
が高域で大幅に改善されていることがわかる。
なお第４図の非反転形トラック／ホールド回路において
、第２図の場合と同様にレベルシフト回路５の出力を差
動スイッチ７の電源に接続してもよい。
、第２図の場合と同様にレベルシフト回路５の出力を差
動スイッチ７の電源に接続してもよい。
また第４図の非反転形トラック／ホールド回路において
、第３図の場合と同様にＳＷ２のドレイン端子の電圧を
高入力インピーダンスの増幅器を介して直接ブートスト
ラップ回路で帰還してもよい。
、第３図の場合と同様にＳＷ２のドレイン端子の電圧を
高入力インピーダンスの増幅器を介して直接ブートスト
ラップ回路で帰還してもよい。
また上記各実施例のトラック／ホールド回路は少なくと
もその出力段か共通に用いられているのでＦＥＴスイッ
チＳＷ２に掛かる交流振幅が比較的小さくなり、これを
ブートストラップ回路でさらに小さくできるので、高分
解能ＡＤ変換器に使用する場合に特に効果がある。また
構成も簡単になる。
もその出力段か共通に用いられているのでＦＥＴスイッ
チＳＷ２に掛かる交流振幅が比較的小さくなり、これを
ブートストラップ回路でさらに小さくできるので、高分
解能ＡＤ変換器に使用する場合に特に効果がある。また
構成も簡単になる。
〈発明の効果〉
以−Ｌの説明から明らかなように、本願発明によれば、
スイッチ・オン抵抗による電圧降下をブトストラップ回
路で打消すことにより、データ・アクイジションのタイ
ミングが変調を受けずに一定なトラック／ホールド回路
を簡単な構成で実現することができる。
スイッチ・オン抵抗による電圧降下をブトストラップ回
路で打消すことにより、データ・アクイジションのタイ
ミングが変調を受けずに一定なトラック／ホールド回路
を簡単な構成で実現することができる。
第１図は本発明に係る１〜ラック／糸−ルド回路の第１
の実施例を示す構成回路図、第２図は本発明に係るトラ
ック／ホールド回路の第１の変形例を示す構成回路図、
第３図は本発明に係るトラック／ホールド回路の第２の
変形例を示す構成回路図、第４図は本発明に係るトラッ
ク／ホールド回路の第２の実施例を示す構成回路図、第
５図および第６図は第４図のトラック／ホールド回路の
特性曲線図、第７図は従来例のトラック／ホールド回路
を示す構成回路図、第８図は第７図装置の動作を説明す
るための図である。 １．１０・・・トラック／ホールドアンプ、４・・・出
力端子、５・・・レベルシフト回路、６・・・Ｄフリッ
プフロップ、７・・・差動スイッチ、１０３・・・出力
段、ＣＨ・・・ホールドキャパシタ、ＳＷ２・・・Ｆ
Ｅ ’ｒ’スイ第１図 第２図 ゼ５５ 図 入７）Ｉ’Ｈ１’ＪｌＩＲ（／４ｚ） ｌど πＫ ｌρθに 改χに 入ｎ周ｙＬ数（Ｈｚ＞ 弔 図 Ｔ／）−Ｉ Ｔ／Ｈ
の実施例を示す構成回路図、第２図は本発明に係るトラ
ック／ホールド回路の第１の変形例を示す構成回路図、
第３図は本発明に係るトラック／ホールド回路の第２の
変形例を示す構成回路図、第４図は本発明に係るトラッ
ク／ホールド回路の第２の実施例を示す構成回路図、第
５図および第６図は第４図のトラック／ホールド回路の
特性曲線図、第７図は従来例のトラック／ホールド回路
を示す構成回路図、第８図は第７図装置の動作を説明す
るための図である。 １．１０・・・トラック／ホールドアンプ、４・・・出
力端子、５・・・レベルシフト回路、６・・・Ｄフリッ
プフロップ、７・・・差動スイッチ、１０３・・・出力
段、ＣＨ・・・ホールドキャパシタ、ＳＷ２・・・Ｆ
Ｅ ’ｒ’スイ第１図 第２図 ゼ５５ 図 入７）Ｉ’Ｈ１’ＪｌＩＲ（／４ｚ） ｌど πＫ ｌρθに 改χに 入ｎ周ｙＬ数（Ｈｚ＞ 弔 図 Ｔ／）−Ｉ Ｔ／Ｈ
Claims (1)
- 【特許請求の範囲】 少なくとも出力段を共通としてトラック動作とホールド
動作を行うトラック／ホールドアンプと、このトラック
／ホールドアンプの出力端子にその一端が接続し、少な
くともホールド動作の際にその他端が前記トラック／ホ
ールドアンプの反転入力端子に接続するホールドキャパ
シタと、このホールドキャパシタの他端とコモンの間に
接続するＦＥＴスイッチと、 前記ホールドキャパシタの他端の電圧に対応する電圧を
入力するレベルシフト回路と、 このレベルシフト回路の出力に対応する電圧で前記ＦＥ
Ｔスイッチをオンにする駆動回路とを備えたことを特徴
とするトラック／ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301359A JP2833070B2 (ja) | 1989-10-12 | 1989-11-20 | トラック／ホールド回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26601689 | 1989-10-12 | ||
| JP1-266016 | 1989-10-12 | ||
| JP1301359A JP2833070B2 (ja) | 1989-10-12 | 1989-11-20 | トラック／ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219724A true JPH03219724A (ja) | 1991-09-27 |
| JP2833070B2 JP2833070B2 (ja) | 1998-12-09 |
Family
ID=26547269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301359A Expired - Lifetime JP2833070B2 (ja) | 1989-10-12 | 1989-11-20 | トラック／ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833070B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001126492A (ja) * | 1999-10-27 | 2001-05-11 | Agilent Technologies Japan Ltd | トラックアンドホールド回路 |
| US6577168B1 (en) | 1999-10-08 | 2003-06-10 | Agilent Technologies, Inc. | Track and hold circuit |
| KR100838402B1 (ko) * | 2002-02-21 | 2008-06-13 | 삼성전자주식회사 | 부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및이를 구비하는 ｃｍｏｓ ａ／ｄ 변환기 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760593A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Sample holding circuit |
| JPS6369098A (ja) * | 1986-09-10 | 1988-03-29 | Yokogawa Electric Corp | トラツク・ホ−ルド回路 |
-
1989
- 1989-11-20 JP JP1301359A patent/JP2833070B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760593A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Sample holding circuit |
| JPS6369098A (ja) * | 1986-09-10 | 1988-03-29 | Yokogawa Electric Corp | トラツク・ホ−ルド回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577168B1 (en) | 1999-10-08 | 2003-06-10 | Agilent Technologies, Inc. | Track and hold circuit |
| DE10049007B4 (de) * | 1999-10-08 | 2008-07-03 | Verigy (Singapore) Pte. Ltd. | Folge- und Halteschaltkreis |
| JP2001126492A (ja) * | 1999-10-27 | 2001-05-11 | Agilent Technologies Japan Ltd | トラックアンドホールド回路 |
| US6504406B1 (en) | 1999-10-27 | 2003-01-07 | Agilent Technologies, Inc. | Track and hold circuit |
| US6630848B2 (en) | 1999-10-27 | 2003-10-07 | Agilent Technologies, Inc. | Track and hold circuit |
| DE10052939B4 (de) * | 1999-10-27 | 2007-05-10 | Agilent Technologies, Inc., Palo Alto | Folge- und Halteschaltkreis |
| KR100838402B1 (ko) * | 2002-02-21 | 2008-06-13 | 삼성전자주식회사 | 부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및이를 구비하는 ｃｍｏｓ ａ／ｄ 변환기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833070B2 (ja) | 1998-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5229761A (en) | Voltage generating circuit for driving liquid crystal display device | |
| CN101859159B (zh) | 参考缓冲电路 | |
| JP2993395B2 (ja) | レベルシフト回路 | |
| US8710896B2 (en) | Sampling switch circuit that uses correlated level shifting | |
| US3686577A (en) | Sampling and holding system for analog signals | |
| JPH01106517A (ja) | 比較回路 | |
| US7295042B2 (en) | Buffer | |
| JPH0250619A (ja) | アナログ−ディジタル変換回路 | |
| JPH03219724A (ja) | トラック／ホールド回路 | |
| JP2000223969A (ja) | 高速サンプルホ―ルド回路用の低電圧バッファ増幅器 | |
| US7288990B2 (en) | Reference buffer with dynamic current control | |
| JPS6045512B2 (ja) | ダイナミック型シフトレジスタ回路 | |
| JP3475143B2 (ja) | 電圧反転回路 | |
| JPS59221113A (ja) | ２相信号発生回路 | |
| EP0669718A1 (en) | Electronic switch for low supply voltage MOS integrated circuits | |
| JPS598919B2 (ja) | バケツト・ブリゲ−ド・シフト・レジスタ装置 | |
| JPH02186826A (ja) | レベルシフタ | |
| JPH03200214A (ja) | 液晶駆動電圧発生回路 | |
| JPS59165571A (ja) | 直流再生回路 | |
| JPS587190A (ja) | エンベロ−プ発生回路 | |
| US20020158786A1 (en) | High-accuracy capacitor digital-to-analog converter | |
| JPH0340300A (ja) | サンプルホールド回路 | |
| JPH0286213A (ja) | アナログスイッチ回路 | |
| JPS61140206A (ja) | クオドラチユア検波回路 | |
| JPH0398310A (ja) | コンパレータ |