JPH0322052A

JPH0322052A - メモリマッパ装置

Info

Publication number: JPH0322052A
Application number: JP15568689A
Authority: JP
Inventors: Takashi Orimoto; 孝折本; Kazuyoshi Watanabe; 渡辺　一嘉
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-06-20
Filing date: 1989-06-20
Publication date: 1991-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、所定容量単位でブロック化された複数ブロッ
クを有するメモリのブロックアドレスをアクセスするメ
モリマッパ装置に関する。

［従来の技術］最近、小型電子機器として、例えば複合機能を有する電
卓や電子手帳などが実用化されているが、これら電子機
器については、プログラムステップ数、データ量の増大
により大容量メモリが用いられるようになっている。

ところで、このような電子機器に用いられるＣＰＵにお
いてメモリアドレス線数が１６本用意されているものは
、直接メモリアクセス処理可能なアドレス空間が、２　”−　６　５　５　３　６（８ビットマシンの場合は６４Ｋバイト）になる。した
がって、これより大きなアドレス空間を扱うには、何ら
かの方法によりメモリアドレス線を補ってアドレスを拡
張する必要がある。

そこで、従来、このような問題を解決する方法として、
アドレスバスの追加にＣＰＵの出力ボートを使用するも
のが考えられている。ところが、このものはプログラミ
ングは可能であるものの、ソフトウェア上での制約が多
く、特に、出力ポートを切替える命令を行ったアドレス
と実行後のアドレスが連続的にならない。例えば、８０
０１２ｈ番地で出力ボートを３に切替えると、次の命令
の実行アドレスは３００１３ｈとなる。

このことがプログラム設計の際に障害となり、適用でき
る範囲が限定されていた。

一方、別の方法としては、メモリマッパを使用する方法
も考えられている。この方法は、メモリアドレス空間を
所定長の論理的メモリユニット（セグメント）の集合に
設定し、論理アドレスを構成するセグメント開始アドレ
ス値にオフセットアドレス値を加算してメモリ実アドレ
スを生成することで拡張アドレスを得るようにしている
。この方法によれば１つのセグメント空間に対するアク
セスは可能であるが、連続したセグメントあるいは離れ
て位置するセグメント空間を連続してアクセスすること
はできず、メモリ空間のアクセスの融通性が制限される
ことなどから、プログラムの設計が面倒になる欠点があ
った。

［発明が解決しようとする課題］このように、従来のアドレスバスの追加にＣＰＵの出力
ボートを使用するものは、出力ポートを切替える命令を
行ったアドレスと実行後のアドレスが連続的にならない
ため、プログラム設計の際の障害となるとともに、適用
できる範囲が限定されてしまい、また、メモリマッパを
使用するものは、連続したセグメントあるいは離れて位
置するセグメント空間を連続してアクセスすることはで
きず、メモリ空間のアクセスの融通性が制限されること
など、プログラムの設計が面倒になる欠点があった。

本発明は、上記事情に鑑みてなされたもので、連続して
いない空間も連続しているようにして処理でき、しかも
プログラム設計を簡単にできるメモリマッパ装置を提供
することを目的とする。

［課題を解決するための手段］本発明は、所定容量単位でブロック化された複数ブロッ
クを持つメモリのプログラム領域またはデータ領域のブ
ロックアドレスをアクセスするメモリマッパ装置におい
て、少なくとも２分割されたＣＰＵのアドレス空間によ
り直接アクセスされる上記メモリのプログラム領域また
はデータ領域のブロックアドレスを指定する複数のアド
レスレジスタと、メモリアクセス状態により上記アドレ
スレジスタのいずれかを選択指定するレジスタ選択手段
と、このレジスタ選択手段により選択指定されているア
ドレスレジスタの内容を任意に書き替える書き替え手段
からなっている。

［作用］本発明によれば、所定容量単位でブロック化された複数
ブロックを持つメモリのプログラム領域またはデータ領
域の各ブロックアドレスをアドレスレジスタを選択指定
することでアクセスできるようになる。また、アドレス
レジスタを２分割されたＣＰＵのアドレス空間に対応し
て選択指定することにより、これらアドレスレジスタに
より指定されたブロックアドレスを連続してアクセスす
ることもできる。

［実施例］以下、本発明の一実施例を図面にしたがい説明する。

第１図は同実施例の回路構戊を示すものである。図にお
いて、１は８ビットＣＰＵで、このＣＰＵＩは８本のデ
ータ線ＤＯ〜Ｄ７と１６本のアトレス線ＡＯ〜Ａｌ５が
用意され、直接メモリアクセス処理可能なアドレス空間
を６４Ｋバイトにしている。また、このＣＰＵＩはアド
レス空間を３２Ｋバイトずつの２つのＢＡＮＫ構成とし
ている。

ＣＰＵＩに用意されたデータ線ＤＯ−Ｄ７をメモリマッ
パ２に接続するとともに、メモリ３〜６に接続し、また
、アドレス線ＡＯ〜Ａｌ５のうち、アドレス線ＡＯ　、
ＡＩ　，Ａｌ５を上記メモリマッパ２に接続するととも
に、アドレス線Ａｎ　−ＡＩ４を上記メモリ３〜６に接
続している。

メモリマッパ２はプログラムアドレスレジスタ（ＩＢＲ
）２１とデータアドレスレジスタ（ＢＲＯ　）（ＢＲＩ
　）２２、２３を有している。

これらアドレスレジスタ２１〜２３はアドレス線ＡＯ、
Ａｌのアドレス信号により選択され、レジスタセット信
号ＲＳが「１」の状態でデータ線ＤＯ〜Ｄ７のデータ書
き込みが行われる。また、アドレス線Ａ１５のアドレス
信号、データ信号ＤＴがともに「１」で、フェッチ信号
ＦＥが「１」のタイミングでアドレスレジスタ２１の読
み出しが行われ、同様にしてアドレス線Ａｌ５のアドレ
ス信号およびデータ信号ＤＴがともにｒＯＪでフエツチ
信号ＦＥが「１」のタイミングでアドレスレジスタ２２
の読み出し、アドレスｉＡｌ５のアドレス信号が「１」
、データ信号ＤＴがｒＯＪで、フエッチ信号ＦＥが「１
」のタイミングでアドレスレジスタ２３の読み出が行わ
れるようになっている。

ここで、アドレスレジスタ２１〜２３は第６図に示すよ
うにＤＯ−Ｄ７の１バイトより構成され、このうちのＤ
ｏ−Ｄ４をメモリブロック指定用バイト、ＤＢ、Ｄ７を
メモリ指定用バイトとしている。ここでのブロック指定
用バイトＤＯ−Ｄ４の内容は拡張アドレス信号としてア
ドレス線Ａ１５〜Ａｌ９に出力され、上記アドレス線Ａ
Ｏ〜Ａｌ４のアドレス信号とともに上記メモリ３〜６に
与えられる。また、メモリ指定用バイトＤ６、Ｄ７の内
容は、第７図に示す組み合わせによりＥＯ−Ｅ３のイネ
ーブル信号として出力され、上記メモリ３〜６に与えら
れる。ここでは、イネープル信号ＥＯはメモリ３、イネ
ーブル信号Ｅｌはメモリ４、イネーブル信号Ｅ２はメモ
リ５、イネーブル信号Ｅ３はメモリ６に与えられるもの
である。

メモリ３〜６はＩＭバイトの空間を有するもので、それ
ぞれの空間を３２Ｋバイトずつ３２のブロックＢＬＯ−
ＢＬ３１に分割している。

第２図は、メモリマッパ２とメモリ３〜６の接続関係を
示すものである。この場合、論理アドレス信号ＡＯ〜Ａ
ｌ５のうち、アドレス信号Ａｌ５をメモリマッパ２のレ
ジスタ選択部２４に与え、アドレスレジスタ２１〜２３
のうちから対応するものを１つ選択指定し、これの内容
を取り出す。この場合、選択指定されたアドレスレジス
タ２１〜２３の内容のメモリ指定用バイトＤ６、Ｄ７に
応じたイネーブル信号ＥＯ−Ｅ３によりメモリ３〜６の
うちの１つが指定され、ブロック指定用パイ｝ＤＯ〜Ｄ
４に応じたアドレス信号Ａ１５〜Ａｌ９により指定され
たメモリのブロックが指定され、このアドレス信号ＡＩ
５〜Ａｌ９とともに２０ビット実アドレスを構成する論
理アドレス信号ＡＯ〜Ａｌ４により指定されたメモリブ
ロックのアドレスをアクセスするようになる。

第３図は、メモリマッパ２の具体的回路構或を示すもの
である。この場合、プログラムアドレスレジスタ２１と
データアドレスレジスタ２２、２３には、ＣＰＵＩより
データ線ＤＯ−Ｄ７が接続されるとともに、レジスタセ
ット信号ＲＳが与えられる。また、ＣＰＵＩよりアドレ
ス線ＡＯ１Ａｌが上記レジスタ選択部２４を構成するデ
コーダ２５に接続される。デコーダ２５はアドレス線Ａ
Ｏ　、Ａｔのアドレス信号ＡＯ　、ＡＩの組み合わせに
よりアドレスレジスタ２１〜２３を選択指定するもので
ある。そして、アドレスレジスタ２１〜２３の出力はマ
ルチプレクサ２６に与えられる。

マルチプレクサ２６にはＣＰＵＩのアドレス線Ａ１５よ
りアドレス信号Ａｌ５が与えられるとともに、データ信
号ＤＴ，フェッチ信号ＦＥが与えられる。

また、アドレス線Ａｌ５のアドレス信号Ａ１５はインバ
ータ２７を介して、またデータ信号ＤＴは直接アドレス
発生部２８に与えられる。

ここで、マルチプレクサ２６は、第４図に示すようにア
ドレス信号Ａｌ５およびデータ信号ＤＴがともに「１」
によりレジスタ番地「２」を指示し、プログラムアドレ
ス用レジスタ２１を指定するとともに、フエツチ信号Ｆ
Ｅが「１」により同レジスタ２１のデータを読み出し、
また、アドレス信号Ａｌ５およびデータ信号ＤＴがとも
に「ｏ」でレジスタ番地「０」を指示し、データアドレ
ス用レジスタ２２を指定するとともに、フｚ　７チ信号
ＦＥが「１」により同レジスタ２２のデータを読み出し
、アドレス信号Ａｌ５が「１」、データ信号ＤＴが「０
」で、レジスタ番地「１」を指示し、データアドレスレ
ジスタ２３を指定するとともに、フエツチ信号ＦＥが「
１」により同アドレスレジスタ２３のデータを読み出し
、さらに、アドレス信号Ａｌ５が「０」、データ信号Ｄ
ＴがｒｌＪで、アドレスレジスタ番地無しを指示するよ
うにしている。すなわち、アドレス信号Ａｌ５およびデ
ータ信号ＤＴの出力状態によりアドレスレジスタが選択
指定される。そして、マルチブレクサ２６より出力され
る各アドレスレジスタ２１〜２３のメモリブロック指定
用バイトＤＯ−Ｄ７は拡張アドレス信号としてアドレス
線Ａ１５〜Ａｌ９に出力され、メモリ指定用バイトＤＢ
、Ｄ７はメモリ指定用信号としてデコーダ２つに与えら
れる。デコーダ２つは第７図に示すようにメモリ指定用
バイトＤＢ　、Ｄ７の内容の組み合わせによりＥＯ〜Ｅ
３のイネーブル信号を出力するようにしている。

一方、アドレス発生部２８はアドレス線Ａｌ５のアドレ
ス信号が「０」、データ信号ＤＴが「１」で出力を発生
するもので、ここではオア回路３０を介してメモリ３を
指定するイネーブル信号ＥＯと、ブロック指定用信号と
してアドレス線Ａ１５〜Ａｌ９に対してｒｏ　Ｏ　Ｏ　
Ｏ　ＯＪを出力するようにしている。

しかして、このような構或において、まず、メモリマッ
パ２のプログラムアドレスレジスタ（ＩＢＲ）２１にデ
ータを書き込む場合を説明する。この場合、第５図（ａ
）に示すようにＣＰＵＩのアドレス線ＡＯ−Ａｌ５のう
ちアドレス線ＡＯ　、Ａｌのアドレス信号ＡＯ　、Ａｌ
がメモリマッパ２に送られる。これらアドレス信号ＡＯ
、Ａｔはメモリマッパ２のデコーダ２５に与えられ、こ
の時のアドレス信号ＡＯ、Ａｌの組み合わせによりレジ
スタ２１が選択される。この状態で、データ書き込み信
号ＷＲとともに、レジスタセット信号ＲＳが与えられる
と、ＣＰＵＩよりデータ線ＤＯ〜Ｄ７のデータＤＯ〜Ｄ
７がレジスタ２１に書き込まれる。

一方、メモリマッパ２のデータアドレス用レジスタ（Ｂ
ＲＯ）（ＢＲＩ）２２、２３にデータを書き込む場合も
上述と同様で、アドレス線ＡＯ、Ａ１のアドレス信号Ａ
Ｏ　、ＡＩにより、レジスタ２２、２３が選択指定され
た状態で、ＣＰＵＩのデータ線ＤＯ〜Ｄ７を介してデー
タＤＯ〜Ｄ７が書き込まれるようになる。

次に、ＣＰＵＩによりプログラムを読み込む場合を説明
する。この場合、ＣＰＵＩは第８図（ａ）に示すように
アドレス空間を３２ＫバイトずつのバンクＢＡＮＫＯ、
ＢＡＮＫＩに構成されているが、ｏｏｏｏ〜７ＦＦＦま
でのバンクＢＡＮＫＯでは、アドレス線Ａｌ５のアドレ
ス信号が「０」、データ信号ＤＴが「１」となる。する
と、アドレス発生部２８よりオア回路３０を介してイネ
ーブル信号ＥＯが出力されるとともに、ブロック指定用
の拡張アドレス信号としてアドレス線ＡＩ５〜Ａｌ９に
対してｒ０　０　０　０　０Ｊが出力される。これによ
り、メモリ３が指定されるとともに、バンクＢＡＮＫＯ
の論理アドレスＡＯ〜Ａｌ４と拡張アドレスＡ１５〜Ａ
１９からなる実アドレスが出力されることから、拡張ア
ドレス信号によりメモリ３のブロックＢＬＩが無条件で
指定されるようになり、このブロックＢＬＩに対してプ
ログラムの読み込みが実行されることになる。

次に、８０００〜ＦＦＦＦのバンクＢＡＮＫ　１では、
第５図（ｂ）に示すようにアドレス線Ａ１５のアドレス
信号およびデータ信号ＤＴがともに「１」となり、プロ
グラムアドレスレジスタ２１が指定される。そして、こ
の状態でフェッチ信号ＦＥが「１」になると、同レジス
タ２１のデータが読み出される。この場合、レジスタ２
１のメモリブロック指定バイトＤＯ〜Ｄ７の内容は拡張
アドレス信号としてアドレス線ＡＩ５〜Ａｌ９に出力さ
れ、メモリ指定バイトＤＢ、Ｄ７の内容はデコーダ２つ
に与えられるが、ここで、ＤＢ　−　ｒＯＪ、Ｄ７　−
　ｒＯＪとすれば、イネーブル信号ＥＯが出力され、メ
モリ３が指定される。また、アドレスａＡ１５〜Ａｌ９
に対して出力されたブロック指定用信号はバンクＢＡＮ
ＫＩの論理アドレスＡＯ〜Ａｌ４とともに、実アドレス
として出力されるが、ここで、拡張アドレス信号により
ブロックＢＬ２０が指定されたとすれば、メモリ３のブ
ロックＢＬ２０に対してプログラムの読み込みが実行さ
れることになる。つまり、この場合は、００００〜７Ｆ
ＦＦのバンクＢＡＮＫＯについては、メモリ３のブロッ
クＢＬＩに固定的にプログラムの読み込みが実行され、
これに続けて８０００−ＦＦＦＦのＢＡＮＫＩでは、任
意のブロック、ここではブロックＢＬ２０についてプロ
グラムの読み込みが実行される。この状態を第８図（ｂ
）に示している。

次に、ＣＰＵＩのプログラムがデータを参照する場合を
説明する。この場合、ＣＰＵ１の００００〜ＦＦＦＦの
バンクＢＡＮＫＯでは、第５図（Ｃ）に示すようにアド
レス線Ａｌ５のアドレス信号およびデータ信号ＤＴがと
もに「Ｏ」となり、データアドレスレジスタ２２が指定
される。

そして、この状態でフェッチ信号ＦＥが「１」になると
、同レジスタ２２のデータが読み出される。

この場合、レジスタ２２のメモリブロック指定バイトＤ
Ｏ〜Ｄ７の内容はメモリブロック指定信号としてアドレ
ス線Ａｌ５〜Ａｌ９に出力され、メモリ指定バイトＤＢ
　、Ｄ７の内容はデコーダ２９に与えられるが、ここで
、ＤＢ　−　ｒｌＪ　、Ｄ？　−　Ｉ’ｌ」とすれば、
イネーブル信号Ｅ１が出力され、メモリ４が指定される
。また、アドレス線Ａ１５〜Ａ１９に対して出力された
ブロック指定用信号はバンクＢＡＮＫＯの論理アドレス
ＡＯ〜Ａｌ４とともに、実アドレスとして出力されるが
、ここで、拡張アドレス信号によりブロックＢＬ２が指
定されたとすれば、メモリ４のブロックＢＬ２に対して
データ参照が実行されることになる。

次に、８０００〜ＦＦＦＦのバンクＢＡＮＫ　１では、
第５図（Ｃ）に示すようにアドレス線Ａ１５のアドレス
信号が「１」およびデータ信号ＤＴが「１」となり、プ
ログラムアドレスレジスタ２３が指定される。そして、
この状態でフエツチ信号ＦＥが「１」になると、同レジ
スタ２３のデータが読み出される。この場合、レジスタ
２３のブロック指定バイトＤＯ〜Ｄ７の内容はメモリブ
ロック指定用信号としてアドレス線ＡＩ５〜ＡＩ９に出
力され、メモリ指定バイトＤ６、Ｄ７の内容はデコーダ
２９に与えられるが、ここで、ＤＢ　−　ｒｌＪ、Ｄ７
　−　ｒｌＪとすれば、イネープル信号Ｅ３が出力され
、メモリ６が指定される。また、アドレス線Ａ１５〜Ａ
ｌ９に対して出力されたブロック指定用の拡張アドレス
信号はバンクＢＡＮＫ　１の論理アドレスＡＯ〜Ａｌ４
とともに、実アドレスとして出力されるが、ここで、拡
張アドレス信号によりブロックＢＬ２１が指定されたと
すれば、メモリ６のブロックＢＬ２１に対してデータ参
照が実行されることになる。つまり、この場合は，、０
０００〜７ＦＦＦのバンクＢＡＮＫＯについては、メモ
リ４のブロックＢＬ２に対してデータ参照が実行され、
これに続けて８０００〜ＦＦＦＦのバンクＢＡＮＫ１で
は、メモリ６のブロックＢＬ２１についてデータ参照が
実行される。この状態を第９図（ａ）（ｂ）に示してい
る。

したがって、このようにすればＣＰＵＩの論理アドレス
信号に対してメモリマッパにより拡張アドレス信号を付
加可能にしたので、ＣＰＵＩにより処理可能なアドレス
空間以上の大きなアドレス空間を取り扱うことができる
。また、ＣＰＵＩの処理可能な空間をバンクＢＡＮＫＯ
，ＢＡＮＫＩに２分割し、それぞれのバンクＢＡＮＫＯ
，ＢＡＮＫＩに対してメモリ３〜６の任意のメモリブロ
ックＢＬＯ〜ＢＬ３１を割り当てることができるので、
連続した空間は勿論、連続していない空間も、あたかも
連続しているようにアクセスすることができるようにな
り、メモリ空間のアクセスの融通性を高めることができ
るとともに、プログラム設計上での制約も受けず、簡単
な設計を実現できる。

なお、本発明は上記実施例にのみ限定されず、要旨を変
更しない範囲で適宜変形して実施できる。

例えば上述の実施例では、ＣＰＵＩがプログラムを読み
込む場合、ＣＰＵＩの００００〜７ＦＦＦのバンクＢＡ
ＮＫＯでは、アドレス発生部２８の出力によりメモリ３
のブロックＢＬＩを無条件で指定するようにしたが、プ
ログラムアドレス用レジスタ２１に相当するレジスタを
２個設けて同じような動作をおこなわせるようにしても
よい。

［発明の効果］本発明によれば、所定容量単位でブロック化された複数
ブロックを持つメモリのプログラム領域またはデータ領
域の各ブロックアドレスをアドレスレジスタを選択指定
することでアクセスできるので、ＣＰＵで処理可能なア
ドレス空間以上の大きなアドレス空間を取り扱うことが
できる。また、アドレスレジスタを２分割されたＣＰＵ
のアドレス空間に対応して選択指定するとともに、これ
らアドレスレジスタにより指定されたブロックアドレス
を連続してアクセスすることもできるので、、連続した
空間は勿論、連続していない空間も、あたかも連続して
いるようにアクセスすることができ、メモリ空間のアク
セスの融通性を高めることができるとともに、プログラ
ム設計を簡単なものにできる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を示すブロック図
、第２図は同実施例のメモリマッパとメモリの接続関係
を説明するための図、第３図は同実施例に用いられるメ
モリマッパの回路構成図、第４図は同実施例のアドレス
レジスタの選択指定を説明するための図、第５図は同実
施例の動作を第７図はアドレスレジスタのメモリ指定バ
イトの内容とイネーブル信号の関係を示す図、第８図お
よび第９図は同実施例の動作を説明するための図である
。１・・・ＣＰＵ，２・・・メモリマッパ、２１・・・プ
ログラムアドレスレジスタ、２２、２３・・・データア
ドレスレジスタ、２５、２９・・・デコーダ、２６・・
・マルチプレクサ、２８・・・アドレス発生部、３〜６
・・・メモリ。

Claims

【特許請求の範囲】

所定容量単位でブロック化された複数ブロックを持つメ
モリのプログラム領域またはデータ領域のブロックアド
レスをアクセスするメモリマッパ装置において、少なく
とも２分割されたＣＰＵのアドレス空間により直接アク
セスされる上記メモリのプログラム領域またはデータ領
域のブロックアドレスを指定する複数のアドレスレジス
タと、メモリアクセス状態により上記アドレスレジスタ
のいずれかを選択指定するレジスタ選択手段と、このレ
ジスタ選択手段により選択指定されているアドレスレジ
スタの内容を任意に書き替える手段とを具備したことを
特徴とするメモリマッパ装置。