JPH03220629A - 分岐命令方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 分岐命令を構成する方式に関し、 デイレイド分岐命令と同様な効率を維持しながら、プロ
グラム作成時の制限を除去した分岐命令方式を提供する
ことを目的とし、 ＰＣからアドレスを与えてＲＯＭから命令を読み出し、
第１の命令サイクルで読み出した命令をＩＲＩに保持し
て命令の実行を制御し、次の命令サイクルでＩＲＩから
読み出した命令をＩＲ２に保持して命令実行結果の転送
を制御する処理装置のパイプライン制御方式において、
ＩＲＩに保持された命令が分岐命令のとき次の命令のア
ドレスをＰＣ３に保持して次の命令サイクルで分岐先ア
ドレスの命令をＰＣから読み出し、分岐する場合は分岐
命令の次のアドレスの命令を実行せずに分岐先アドレス
から読み出した命令を実行し、分岐しない場合は分岐命
令の次の命令を実行するとともに分岐先アドレスの命令
を実行せずにＰＣ３に保持された分岐命令の次の命令ア
ドレスに１を加えた値でＰＣから読み出したアドレスの
命令を実行して２命令サイクルで分岐命令を実行する。

〔産業上の利用分野〕

本発明は分岐命令を構成する方式に係り、特にパイプラ
イン制御を用いたディジタル・シグナル・プロセッサ（
ＤＳＰ）等における命令実行制御における分岐命令方式
に関するものである。

音声信号を実時間で処理するＤＳＰでは、処理の高速化
のために、パイプライン制御を用いることが常識化して
いる。

この場合、分岐命令を実行するとパイプラインに乱れが
発生し、命令の実行に関係しない無駄時間が発生する。

これに対してデイレイド分岐方式と呼ばれる比較的高速
の分岐方法が知られているが、この方法では、ある条件
が成立したときのみ分岐する条件分岐を行う場合には高
速化されない。

そこで、デイレイド分岐と同等な効率を維持しながら、
条件分岐に対して適用される場合にも、無駄時間要素を
生しない分岐命令方式が要望される。

〔従来の技術〕

第５図は、従来の一般的なパイプライン制御を用いたＤ
ＳＰの命令実行回路を示したものであって、ＰＣは命令
のアドレスを発生するプログラム・カウンタ、ＲＯＭは
実行するプログラムの命令データが記憶されているリー
ドオンリー・メモリ、ＩＲＬ　　ＩＲ２はそれぞれ命令
を一時保持するインストラクション・レジスタ、■Ｄは
命令を解読するインストラクション・デコーダである。

ＰＣで作成された命令のアドレスはＲＯＭに与えられ、
ＲＯＭから命令のデータが読み出される。

ＲＯＭから読み出されたデータは、ＩＲＩに転送され、
次にＩＲ２に転送される。ＩＲＩ、ＩＲ２のデータは、
命令解読に用いられるものであって、ＩＲＩからのデー
タはメモリアクセス時のアドレス計算等の制御に用いら
れ、ＩＲ２からのデータは内部バス制御における転送命
令の制御等に使用される。

第６図は、第５図の回路のタイムチャートを示したもの
であって、横軸は１命令サイクルを単位とした時間の流
れを示し、矢印で示すようにパイプライン的に順次命令
がシフトされる。第５図においてｎは命令を示し、（ｎ
）はＲＯＭのｎ番地のデータを表している。また、ｋは
分岐先アドレスである。

いま第６図において、ｎ番地の命令が条件分岐命令であ
る場合には、ｎ番地の命令は実行に３サイクル必要であ
る。これは、ｎ−１番地の命令で条件が変化する場合、
条件が確定するのはｎ番地の命令の最初のサイクルであ
り、その時点での条件に応じて分岐する場合には、次の
サイクルで分岐先のアドレスｋをＰＣにロードしなけれ
ばならない。このため、単なる分岐の処理（ＰＣへのロ
ード）に３サイクル必要となる。この場合、ｎ＋１番地
の命令は実行されないことになる。

デイレイド分岐は、このような無駄時間を減少させるた
めに、ある制限を設けて、分岐命令を２サイクルで実行
できるようにしたものである。

第７図はデイレイド分岐命令のタイムチャートを示した
ものである。

いま第７図においてｎが分岐命令である場合、デイレイ
ド分岐ではｎ＋１番地の命令は実行を許される。このよ
うにすることによって、分岐命令は、ｎ＋１番地の命令
に意味のある処理を行なえる場合にはｌサイクル、ｎ＋
１番地の命令に意味のない処理しか行えない場合には、
無処理の命令を書いて、実質的に２サイクル命令として
分岐を行うことができる。

分岐には条件がある場合と、条件がない場合との２種類
がある。条件がある場合で特に演算命令の結果を条件と
して分岐する場合には、直前の命令の結果は使用しては
ならないことになる。従って演算結果のフラグを条件と
して分岐を行う場合ば、直前に無処理命令等を挿入する
必要がある。

第８図はデイレイド分岐を用いたプログラムを示すもの
であって、無処理（ＮＯＰ）命令を挿入する場合を例示
している。すなわち ＭＯＶ　ｄａｔａｌ、Ａ　（ｄａｔａｌをＡレジスタへ
）ＭＯＶ　ｄａｔａ２．Ａｃｃ　（ｄａｔａ２をへｃｃ
レジスタへ）ＣＭＰ　（Ａｃｃ−への演算を行う） ＮＯＰ　（無処理） ＢＲＩＦ　ＺＲ，ＩＩＬＬ（Ａｃｃ−Ａの結果が０なら
ばし１へ分岐）ＬＩ　　ＭＯＶ・・・ のようにＮＯＰ　（無処理）命令を挿入することが必要
となる。

また第９図は従来例の回路図を示したものであって、Ｐ
Ｃの制御を行う部分を示したものである。

同図において、５ＥＬＩはセレクタ、Ａｃｃは加算処理
を行うアキュムレータである。

通常の命令実行状態では、ＰＣの値はＡｃｃに入力され
て′１′′ずつインクリメントされ、５ＥＬ１を経て再
度ＰＣに入力されることによって、ＲＯＭにおける命令
を順次アクセスする。内部バスからは、分岐命令時にＰ
Ｃに入力される。

〔発明が解決しようとする課題〕

従来のデイレイド分岐命令においては、演算命令の結果
を条件として分岐する場合には、直前の命令の結果を使
用できないため、無処理命令を挿入する等の処理を行う
必要があるが、このような制限は、プログラム作成時に
、プログラマに対して負担を与える結果となる。

本発明はこのような従来技術の課題を解決しようとする
ものであって、デイレイド分岐命令と同様な効率を維持
しながら、上述のようなプログラム作成時の制限を除去
した分岐命令方式を提供することを目的としている。

〔課題を解決するための手段〕

本発明は第１図にその原理的構成を示すように、プログ
ラムカウンタ（ＰＣ）からアドレスを与えてメモリ（Ｒ
ＯＭ）から命令を読み出し、第１の命令サイクルで読み
出した命令を第１のレジスタ（ＴＲ１）に保持してこの
命令の実行を制御し、次の命令サイクルで第１のレジス
タ（ＩＲ１）から読み出した命令を第２のレジスタ（ｒ
Ｒ２）に保持してこの命令実行結果の転送を制御する処
理装置のパイプライン制御方式において、次のようにし
て２命令サイクルで分岐命令を実行するものである。

すなわち第１のレジスタ（ＴＲ１）に保持された命令が
分岐命令であったとき、次の命令サイクルで次の命令の
アドレスを第３のレジスタ（ＰＣ８）に保持するととも
に、分岐先アドレスの命令をプログラムカウンタ（ＰＣ
）の値に従ってメモリから読み出す。

分岐する場合は、この分岐命令の次のアドレスの命令を
実行することなく、分岐先アドレスから読み出された命
令を実行する。

分岐しない場合は、分岐命令の次の命令を実行するとと
もに、分岐先アドレスの命令を実行することなく、第３
のレジスタ（ＰＣＳ）に保持されている分岐命令の次の
命令アドレスに１を加算してプログラムカウンタ（ＰＣ
）に入力して読み出したアドレスの命令を実行する。

〔作用〕

第２図および第３図は本発明の詳細な説明する図である
。

第２図は、本発明の分岐命令方式を採用した場合の、分
岐する場合の条件分岐命令のタイムチャートを示したも
のである。

第２図において、ｎ番地の命令が分岐命令である。分岐
命令ば２サイクルであって、次のｎ＋１番地の命令は分
岐時には実行されない。

ｎ−１番地の命令が演算命令のとき、その演算結果のフ
ラグにより、ｎ番地の命令実行の最初のサイクルで判断
を行って、分岐先であるに番地のアドレスに分岐を行い
、以後これに続けて命令実行を行う。

第３図は、本発明の分岐命令方式を採用した場合の、分
岐しない場合の条件分岐命令のタイムチャートを示した
ものである。

第３図において、分岐命令は同様に２サイクル０ である。分岐命令があったときは、第２図の場合と同様
に、分岐を行うと否とに拘わらずＰＣに分岐先アドレス
ｋをロードする。この際、次のｎ＋１番地のＰＣの値を
一旦他の場所に記憶しておき、その後分岐が行われなか
ったときは、これに“１′′を加算した値ｎ＋２を再び
ＰＣに戻して、この命令から命令実行を行う。

このように条件の判断を、デイレイド分岐命令方式では
ｎ−１番地の命令実行時に行っているのに対し、本発明
ではｎ番地の命令実行時の最初のサイクルで行っている
。従って本発明によれば、デイレイド分岐命令方式と同
様に高速の分岐を行うことができるとともに、分岐の直
前に無処理命令を挿入する等の処理が不要になるので、
プログラム作成時の複雑さが緩和され、かつ直前の演算
命令の結果を条件として利用できることになる。

〔実施例〕

第４図は本発明の実施例のブロック図であって、第９図
におけると同じものを同じ符号で示し、５ＥＬ２は第２
のセレクタ、ＰＣ８はＰＣの値を保１ 持する第３のレジスタである。

通常の命令実行状態では、ＰＣの値は５ＥＬ２を経てＡ
ｃｃに入力されて“′１パずつインクリメントされ、Ｓ
ＥＬ　１を経て再度ＰＣに入力されることによって、Ｒ
ＯＭにおける命令を順次アクセスする。内部バスからは
、分岐命令時にＰＣに入力される。

ＰＣ５は分岐すると否とに拘わらず常にＰＣの値をラッ
チし、分岐しなかったときは、５ＥＬ２を経てＰＣ３の
値をＡｃｃに入力して“′１゛をインクリメントし、Ｓ
ＥＬ　１を経てＰＣに入力して次の番地の命令を読み出
す。

〔発明の効果〕

以上説明したように本発明によれば、デイレイド分岐命
令方式と同様に高速の分岐を行うことができ、デイレイ
ド分岐命令と同様な効率を維持しながら、分岐の直前に
無処理命令を挿入する等のプログラム作成時の制限を除
去した分岐命令方式を得ることができ、プログラム作成
時の複雑さが緩和されるとともに、直前の演算命令の結
果を条２ 件として利用することができるようになるという利点が
ある。

【図面の簡単な説明】

第１図は本発明の原理的構成示す図、第２図および第３
図は本発明の詳細な説明する図、第４図は本発明の実施
例のブロック図、第５図はパイプライン制御を用いたＤ
ＳＰの命令実行制御回路を示す図、第６図は第５図の回
路のタイムチャートを示す図、第７図はデイレイド分岐
命令のタイムチャートを示す図、第８図はデイレイド分
岐命令を用いたプログラムを示す図、第９図は従来例の
回路図である。 ＰＣはプログラムカウンタ、ＲＯＭはメモリ、ＩＲＩは
第１のレジスタ、ＩＲ２は第２のレジスタ、ＰＣ８は第
３のレジスタである。

Claims (1)

1. 【特許請求の範囲】 プログラムカウンタ（ＰＣ）からアドレスを与えてメモ
   リ（ＲＯＭ）から命令を読み出し、第１の命令サイクル
   で該読み出した命令を第１のレジスタ（ＩＲ１）に保持
   して該命令の実行を制御し、次の命令サイクルで該第１
   のレジスタ（ＩＲ１）から読み出した命令を第２のレジ
   スタ（ＩＲ２）に保持して該命令実行結果の転送を制御
   する処理装置のパイプライン制御方式において、 前記第１のレジスタ（ＩＲ１）に保持された命令が分岐
   命令であったとき次の命令サイクルで次の命令のアドレ
   スを第３のレジスタ（ＰＣＳ）に保持するとともに分岐
   先アドレスの命令をプログラムカウンタ（ＰＣ）から読
   み出し、分岐する場合は該分岐命令の次のアドレスの命
   令を実行することなく分岐先アドレスから読み出された
   命令を実行し、分岐しない場合は分岐命令の次の命令を
   実行するとともに分岐先アドレスの命令を実行すること
   なく前記第３のレジスタ（ＰＣＳ）に保持されている分
   岐命令の次の命令アドレスに１を加算してプログラムカ
   ウンタ（ＰＣ）に入力して読み出したアドレスの命令を
   実行することによって２命令サイクルで分岐命令を実行
   することを特徴とする分岐命令方式。