JPH0322069A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にそのメモリシステム
の構或に関する。

〔従来の技術〕

従来、データアクセス用バスと命令アクセス用バスとの
２つのメモリアクセスバスを有する情報処理装置の構成
としては、第４図，第５図に示すものがあった。第４図
の装置は、２つのメモリアクセスポートをもったプロセ
ッサ（ＣＰＵ）１がデータアクセスバス６と命令読込み
バス７とに接続され、データアクセスバス６と命令読み
込みバス７のそれぞれにキャッシュメモリ８．９が接続
され、これらキャッシュメモリ８．９にヒットしなかっ
た時だけ、セレクタ１５を切り換え、メモリバス１６を
経由してメモリ３’，４’をアクセスするものである。

第５図の装置は、データアクセスバス１７、命令読み込
みバス１８にそれぞれ専用のメモリ２０〜２５が接続さ
れている。

〔発明が解決しようとする課題〕

上述した第４図では、キャッシヱメモリ８，９がヒット
しなかった場合、どちらのバスのアクセスもメモリバス
１６を経由しなければいけないので処理速度が低下する
という欠点がある。また第５図では、データアクセス用
バス６に接続されたメモリ２０〜２２と命令読込み用バ
ス７に接続されたメモリ２３〜２５とが分離しているの
で、データ用と命令用に同一のメモリを用いている従来
の計算機と同じプログラムを走らせることができないと
いう欠点がある。

本発明の目的は、このような欠点を除き、セレクタと１
ボートのＲＡＭを用いた疑似２ポートメモリを用いたメ
モリモジュールを複数個有することにより、同一のソフ
トウェアを高速に処理できる情報処理装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の構或は、複数のメモリモジュールと、これらメ
モリモジュールにそれぞれ接続されると共にアクセスさ
れるデータアクセス用および命令読込み用の２系統のバ
スと、これら２系統のバスに接続された第１のキャッシ
ュメモリと共にこれらバスと接続されたプロセッサまた
はこれら２系統のバスを第２のキャッシュメモリを介し
て１系統のバスに接続されたプロセッサとを有する情報
処理装置において、アクセスされた方のバスを選択する
選択信号を出力し、両方のバスから同時にアクセスされ
た時には片方のバスを選択させもう１方のバスにはアク
セスを持たせる選択信号を出力する制御回路を有し、前
記各メモリモジュールは、メモリと、前記選択信号によ
り前記バスの１つと前記メモリとを接続するセレクタと
を有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する． 第１図は本発明の一実施例の情報処理装置のブロック図
である。本実施例において、ＣＰＵＩはデータ用と命令
読み込み用の２つのメモリアクセスポートを持っており
、それらはそれぞれデータアクセスバス６と命令読み込
みバス７に接続されている。これらバス６．７に接続さ
れるメモリモジュール１０．１１はセレクタ２．４とメ
モリ３．５とから構成される。セレクタ２，４はデータ
アクセスバス６と命令読み込みバス７のうちのどちらか
をメモリ３．５に接続する．キャッシュメモリ８．９は
それぞれデータアクセスバス６と命令読み込みバス７と
に接続される。

第２図は第１図のメモリモジュールをより詳しく示した
ブロック図である。アドレスバス３７とデータバス３８
は、第１図のデータアクセスバス６に相当し、アドレス
バス４０とデータバス４１とは命令読み込みバス７に相
当する。データパス３８はトライステートバッファ３３
．３４を介してメモリ３とつながり、データバス３７は
トライステートバッファ３５．３６を介して、アドレス
バス３７はトライステートバッファ３１を介して、アド
レスバス４０はトライステートバッファ３２を介して、
メモリ３に接続される。

これらトライステートバッファ３１〜３６の制御信号は
、制御回路３０が出力する。この制御回路３０は、アド
レスバス３７とアドレスバス４０を入力とし、レディ信
号３９とレディ信号４２とを出力する。レディ信号３７
は、データアクセスバス６を介してＣＰＵＩに入力され
、レディ信号４２も、同じように、命令読み込みバス７
を介してＣＰＵＩに入力される。

メモリモジュール１０．１１は、本実施例では、大きな
アドレスの単位．例えば１メガバイトごとに割りあてら
れている。

次に、ＣＰＵ　１がデータアクセスバス６を介してメモ
リモジュール１０をアクセスする時の動作を説明する。

ＣＰＵＩがデータアクセスバス６を介してメモリモジュ
ール１０をアスセスしようとすると、制御回路３０は、
アドレスバス３７からそのことを知り、トライステート
バッファ３１を駆動状態にする。また、メモリからの読
出しのアクセスである時にはトライステートバッファ３
４を、書込みのアクセスである時にはトライステートバ
ッファ３３をそれぞれ駆動状態にする。

制御回路３０は、１度アドレスバス３７からアクセスさ
れると、逆側のアドレスバス４０からアクセスされるま
でトライステートバッファ３１を駆動状態にしておく。

また、トライステートバッファ３２も、アドレスバス４
０からアクセスされてから、アドレスバス３７によりア
クセスされるまで駆動状態になる。このことにより、同
じ側のアドレスバスからアクセスされた場合、メモリ３
のアドレス入力は、トライステートバッファ３１または
トライステート３２の分だけしか遅れないので、アクセ
スタイムは長くならない。

第３図は本発明の第２の実施例のシステム構或を示した
ブロック図である。Ｃ　Ｐ　ＴＪ　１　’はメモリをア
クセスするためのポートを１つだけもち、それは配線ｌ
４を介して命令用キャッシュメモリ１２とデータ用キャ
ッ゜シュメモリ１３とに接続される。命令用キャッシュ
１２はデータアクセスバス６に接続され、データ用キャ
ッシュメモリ１３は命令読み込み用バス７に接続される
。

この実施例では、ＣＰＵＩ’は１ボートであるが、キャ
ッシュメモリ１２．１３が命令用とデータ用に分かれ、
それぞれが命令読み込みバス７とデータアクセスバス６
とにつながれる。キャッシュメモリ１２．１３はＣＰＵ
　１　’からアクセセされていない時でも、先き読みや
書きもどしなどの動作でメモリをアクセスするので、デ
ータアクセスバス６と命令読み込みバス７は同時に使用
され、計算機の性能が上るという利点がある。

〔発明の効果〕

以上説明したように本発明は、セレクタと１ボートのメ
モリとの組み合わせで疑似的に２つのボートを持つ複数
のメモリモジュールを持つことにより、従来と同じソフ
トウェアを高速に実行できる情報処理装置を安価に構成
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図のメモリモジュールのブロック図、第３図は本発
明の第２の実施例のブロック図、第４図、第５図は従来
技術の２つのバスを持つ情報処理装置の構或を示したブ
ロック図である。 １．１′・・・ＣＰＵ、２，４．１５・・・セレクタ、
３．３’　，５．５’　，２０〜２５・・・メモリ、６
・・・データアクセスバス、７・・・命令読込みバス、
８，９・・・キャッシュメモリ、１０．１１・・・メモ
リモジュール、１２．１３・・・命令用キャッシュメモ
リ、１４，４３．４４・・・配線、１６・・・メモリバ
ス、３０・・・制御回路、３１〜３６・・・トライステ
ートバツファ、３７．４０・・・アドレスバス、３８．
４１・・・データパス、３９．４２・・・レディ信号線
。

Claims (1)

【特許請求の範囲】
1. 複数のメモリモジュールと、これらメモリモジュールに
   それぞれ接続されると共にアクセスされるデータアクセ
   ス用および命令読込み用の２系統のバスと、これら２系
   統のバスに接続された第１のキャッシュメモリと共にこ
   れらバスと接続されたプロセッサまたはこれら２系統の
   バスと第２のキャッシュメモリを介して１系統のバスに
   接続されたプロセッサとを有する情報処理装置において
   、アクセスされた方のバスを選択する選択信号を出力し
   、両方のバスから同時にアクセスされた時には片方のバ
   スを選択させもう１方のバスにはアクセスを持たせる選
   択信号を出力する制御回路を有し、前記各メモリモジュ
   ールは、メモリと、前記選択信号により前記バスの１つ
   と前記メモリとを接続するセレクタとを有することを特
   徴とする情報処理装置。