JPH03220918A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く本発明の産業上の利用分野〉 本発明は、アナログ信号をその大きさに対応したデジタ
ル値に変換するＡ／Ｄ変換器に関する。

〈従来技術〉（第４図） Ａ／Ｄ変換器として構成が比較的簡単で安価なことから
Ｖ／Ｆ変換器を用いたものが従来よりあった。

第４図は、このＶ／Ｆ変換式のＡ／Ｄ変換器の構成を示
すブロック図である。

第４図において、１は入力されるアナログ信号の電圧■
に比例した周波数Ｆのパルス信号を出力するＶ／Ｆ変換
器であり、例えば入力電圧ゼロボルトからフルスケール
（１０ポルト）までの変化に対して、周波数ゼロ口２か
ら２ＭＨｚまでのパルス信号を比例出力するように構成
されている。

２はこのＶ／Ｆ変換器１からのパルス信号の周波数を計
数する計数回路であり、このパルス信号をゲート信号発
生回路３からのゲートパルスによってアンド回路４を通
過させて所定時間だけＮビットのカウンタ５へ入力させ
、その計数結果をラッチ回路６にラッチさせてデジタル
値として出力させる。

なお、７はゲートパルスの立下りより僅かに遅れたラッ
チパルスを出力するラッチパルス発生回路、８は、ラッ
チパルスより遅れ、ゲートパルスの立上りより進んだリ
セットパルスを出力して、カウンタ５をリセットするリ
セットパルス発生回路である。

したがって、アナログ電圧Ｖが変化すれば、ラッチ回路
６にラッチされる計数値もその変化に応じて変化するこ
とになる。

〈解決すべき課題〉 しかしながら、前記のような＃Ａｊｉ１のＡ／Ｄ変換器
では、例えば１６ビツトの分解能を得るためにはほぼ３
２ミリ秒（６４に／２Ｍ）−１ｚ）ものかなり長いゲー
トタイムが必要となり、アナログ量の高精度な測定と波
形分析をともに行なう場合、高い周波数成分を含むアナ
ログ信号の変化を正確に調べることができないという問
題がある。

そこで、ゲートタイムを例えば１７８の４ミリ秒に短縮
して、サンプリングを高速化するとともに、得られた計
数値を８１１加算して１６ビツトの精度を得る方法も考
えられるが、この場合、カウンタ５のリセットに要する
時間を、Ｖ／Ｆ変換器１から出力される最高周波数のパ
ルス信号の周期に対して無視できる程度に短くしなけれ
ばならない。

即ち、このリセット時間内に入力されるパルスの数は毎
回の計数結果には含まれないため、この計数値の加算結
果には大きな誤差が含まれてしまい＃Ｉ度が著しく低下
してしまう。

このため、高速動作の期待できるＥＣＬ等の高速素子を
用いることが考えられるが、このような高速素子は高価
で発熱が多くドリフト等の新たな問題を処理しなければ
ならず使用しにくいという問題がある。

本発明はこの課題を解決したＡ／Ｄ変換器を提供するこ
とを目的としている。

く課題を解決するための手段〉 前記課題を解決するため、本発明のＡ／Ｄ変換器は、 アナログ信号の大きさに比例した周波数の信号を出力す
るＶ／Ｆ変換器と、 Ｖ／Ｆ変換器からの出力信号を継続的に計数するカウン
タと、 カウンタの計数中のカウント値を所定時間毎にサンプリ
ングし、このカウント値の前記所定時間当りの変化量を
アナログ信号に対するデジタル値として連続的に出力す
る減算手段とを備えている。

く作用〉 したがって、Ｖ／Ｆ変換器からの出力信号はカウンタで
継続的にカウントされ、所定時間当りの計数値の変化量
がアナログ信号の大きさに対応したデジタル値として減
算手段から出力されることになる。

く本発明の実施例〉〈第１〜２図） 以下図面に基づいて本発明の一実施例を説明する。

第１図は一実施例のＡ／Ｄ変換器の構成を示すブロック
図である。

第１図において、１０はアナログ電圧Ｖに比例した周波
数のパルス信号を出力するＶ／Ｆ変換器であり、例えば
出力パルスが水晶発振器１１からのりＯツク信号に同期
して出力される同期式のＶ／Ｆ変換器で、前述のＶ／Ｆ
変換器１と同様にアナログ電圧のゼロボルトから１０ボ
ルトに対して周波数ゼロＨ２から２ＭＨｚのパルスを出
力する。

１２はＶ／Ｆ変換器１０からのパルス信号を連続計数す
る例えば１６ビツトのエンドレスカウンタである。

１３は、このエンドレスカウンタ１２の計数出力を第１
のラッチパルスを受ける毎にラッチする第１のラッチ回
路であり、１４は第１のラッチ回路１３の出力を第２の
ラッチパルスを受ける毎にラッチする第２のラッチ回路
である。

１５は水晶発振器１１からのクロック信号を分周して例
えば１ミリ秒毎に第１のラッチパルスを出力するラッチ
パルス発生回路、１６は第１のラッチパルスより僅かな
時間ｄ１だけ遅れた書込みパルスを出力する第１の遅延
回路、１７は書込みパルスより僅かな時間ｄ２だけ遅れ
た第２のラッチパルスを出力する第２の遅延回路である
。

１８は第１のラッチ回路１３の出力から第２のラッチ回
路１４の出力を減算する減算器である。

この減算結果は、ある第１のラッチパルス発生時ＴＴＬ
−１におけるエンドレスカウンタ１２の計数値へ〇−１
を次の第１のラッチパルス発生時Ｔｎの計数ＩａＡ　ｎ
から減じた値Ｃｎとなり、これはＴ、−１時からＴｎ時
までのアナログ電圧の大きさに対するデジタル値である
。

また、このデジタル値は最大で２ＭＨｚのパルス信号を
１ミリ秒毎にラッチした値同士の減算結果であるため、
最大で“’２０００″即ち１１ビツトの分解能を有して
いる。

２０は、連続入力された所定個数（３２個）の減算結果
の積算値を出力するＩａ算回路であり、減算結果を順番
に記憶するシフトレジスタ２１とシフトレジスタ２１の
記憶内容を加算する加算器２２とから構成されている。

次に、このＡ／Ｄ変換器の動作について説明する。

Ｖ／Ｆ変換器１０にアナログ信号が加えられると、この
信号電圧に比例した周波数のパルス信号がエンドレスカ
ウンタ１２に出力され、パルス信号の計数が進み、例え
ば第２図の（ａ）に示すようにカウント値Ａが増加する
。

これに対して第２図の（ｂ）に示すような第１のラッチ
パルスがＴＪＲに出力されると、第１のラッチ回路１３
には第２図の（Ｃ）に示すようにカウント値Ａｊがラッ
チされ、僅かに遅れた震込みパルス〈第２図の（ｄ）〉
により、カウント値Ａ１から第２のラッチ回路１４に記
憶されていた前回のカウント値（Ａｏとする）を減じた
値Ｃ１かシフトレジスタ２１に記憶される（第２図の（
ｅ））。

この書込みパルスより僅かに遅れた第２のラッチパルス
が第２図の（ｆ）に示すように第２のラッチ回路１４に
入力されると、同図の（Ｃｌ＞に示すように第１のラッ
チ回路１３にラッチされているカウント値Ａ１が第２の
ラッチ回路１４にラッチされる。

以下、同様にして、１ミリ秒毎のカウント値の差がシフ
トレジスタ２１に順次記憶される。

シフトレジスタ２１に例えば３２個の減算結果０２〜０
３Ｂが記憶されたときの加算器２２出力は、１１時から
Ｔ’ｉ）時までの３２ミリ秒間におけるアナログ信号の
電圧の大きさに対応するデジタル値となり、エンドレス
カウンタ１２が継続カウントしているためこの間の誤差
の累積がなく、加算結果は１６ビツトの精度を有する。

次の減算結果Ｃ６１が、シフトレジスタ２１に記憶され
ると、加算器２２の出力は１２時から１４時までの３２
ミリ秒間におけるアナログ電圧の大きさに対応したデジ
タル値となり、以下同様に１ミリ秒毎にアナログ信号に
対応した１６ビツト精度のデジタル値を得ることができ
る。

なお、エンドレスカウンタ１２のカウントがオバーフロ
ーして前回のカウント値Ａ１−より今回のカウント値Ａ
ｎの方が小さくなってしまう場合があるか、減算器１８
では予め第１のラッチ回路１３のラッチ出力Ａｎの１７
ビツト目に“１”が存在しているものとして減算が行な
われるように構成されており、常に増加分の正しいカウ
ント差が出力されることになる。

く本発明の他の実施例〉（第３図） なお、前記実施例では、３！続する減算結果をシフトレ
ジスタ２１に記憶して所定個数（３２個）加算すること
によって、１６ビツトの分解能のデジタル値を得るよう
にしていたが、波形分析等を行なう場合には、分析時間
分の減算結果をすべて記憶回路に記憶しておき、必要に
応じた分解能で読み出すことができる。

また、前記実施例では、１１ビツト分解能の減算結果を
そのまま加算するようにしていたが、第３図に示すよう
に減算結果をそれぞれ２５倍（下位に“′Ｏ”を５個加
える）して、Ｍ個（任Ｍ、）の連続する１６ビツト化さ
れた減算結果を加算器２２−で加算し、その加算結果を
１／Ｍ除算器２３で平均化するようにしても１６ビツト
分解能を得ることができる。

また、前記実施例では、１６ビツトのエンドレスカウン
タ１２を用いていたが、これは本発明を限定するもので
なく、はぼＶ／Ｆ変換器のフルスケール時の出力周波数
をラッチ周波数で除算した値以上をオバーフローするこ
となくカウントできるものであればよく、前記実施例の
場合でも１２ビット以上ものでよいことは明らかである
。

く本発明の効果〉 本発明のＡ／Ｄ変換器は、前記説明のように、Ｖ／Ｆ変
換器の出力を継続カウントさせ、所定時間当りの計数値
の変化量を算出し、デジタル変換するように構成されて
いるため、特に高速なカウンタを用いることなくアナロ
グ信号に対するサンプリング間隔を小さくしても所望す
る精度のデジタル変換を行なうことができ、アナログ量
の高精度測定と高速波形分析とが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は一実施例の動作を説明するためのタイミング図、
第３図は他の実流例の一部を示すブロック図、第４図は
従来装置の構成を示すブロック図である。 １０・・・・・・Ｖ／Ｆ変換器、１２・・・・・・エン
ドレスカウンタ、１３・・・・・・第１のラッチ回路、
１４・・・・・・第２のラッチ回路、１８・・・・・・
減算器、２０・・・・・・積算回路。

Claims (1)

1. 【特許請求の範囲】 アナログ信号の大きさに比例した周波数の信号を出力す
   るＶ／Ｆ変換器と、 前記Ｖ／Ｆ変換器からの出力信号を継続的に計数するカ
   ウンタと、 前記カウンタの計数中のカウント値を所定時間毎にサン
   プリングし、該カウント値の前記所定時間当りの変化量
   を前記アナログ信号に対するデジタル値として連続的に
   出力する減算手段とを備えたことを特徴とするＡ／Ｄ変
   換器。