JPH03224042A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、メモリアクセス制御装置に関するものであり
、詳しくは、ＣＰＵとメモリのアクセス時間の差の制御
に関するものである。

〈従来の技術〉 ＣＰＵでメモリをアクセスするのにあたって、ＣＰＵの
アクセス時間に対してメモリのアクセス時間が遅い場合
、ＣＰＵのバスサイクルを１クロツク分ずつ伸ばして低
速メモリとの間でもデータの読み書きができるように制
御することが行われている。このようなバスサイクルの
クロック単位での時間伸長は、０の場合にはノーウェイ
ト、１クロツクの場合には１ウェイｌ〜、２クロツクの
場合には２ウエイトというように、伸長クロックの数で
呼ばれている。

第２図はこのような従来の制御回路の一例を示すブロッ
ク図である。アドレスデコーダ１は入力されるアドレス
ＡＤＨをそれぞれのアドレスエリアに割り当てられてい
るバスサイクルの伸長時間選択信号にデコードして出力
する。図では、アドレスＡＤＨに応じて伸長時間が０の
伸長時間選択信号ＷＯ１伸長時間が１または２クロツク
になる伸長時間選択信号Ｗｌ／Ｗ２および伸長時間が３
クロツクになる伸長時間選択信号Ｗ３のいずれかを出力
する例を示している。伸長時間選択信号ＷＯはオアゲー
ト２に出力されるとともにインバタ３を介して第１のメ
モリ４のチップセレクト端子に加えられ、伸長時間選択
信号Ｗｌ、／Ｗ２はアンドゲート５，６にゲート制御信
号として出力されるとともにインバータ７を介して第２
のメモリ８のチップセレクト端子に加えられ、伸長時間
選択１８号Ｗ３はアンドゲート９にウェイト時間信号と
して出力されるとともにインバータ１０を介して第３の
メモリ１１のチップセレクト端子に加えられている。な
お、第２のメモリ８としてはウェイト時間の異なる２種
類のメモリが選択的に実装されるので、着脱可能なよう
にソケットを介して取り付（つられる。Ｄ形フリッグフ
ロツプ１２〜１３はＣＰＵから加えられるクロックＣＬ
Ｋ単位で伸長されたウェイト時間信号ＷＴＩ〜ＷＴ３を
アンドゲート５，６．９に出力する。すなわち、Ｄ形フ
リップフロップ１２のデータ端子りには＋５■が加えら
れ、クロック端子にはＣＰＵからクロックＣＬＫか加え
られ、クリア端子ＣＬＲにはＣＰＵからアドレスラッチ
イネーブル信号ＡＬＥか加えられていて、Ｑ端子出力は
Ｄ形フリップフロツグ１３のデータ端子りに加えられる
とともにアンドゲート５に加えられている。Ｄ形フリッ
プフロップ１３のクロック端子にはＣＰＵからクロック
ＣＬＫが加えられ、クリア端子ＣＬＲにはＣＰＵからア
ドレスラッチイネーブル信号ＡＬＥか加えられていて、
Ｑ端子出力はＤ形フリップフロップ１４のデータ端子り
に加えられるとともにアンドゲート６に加えられている
。Ｄ形フリップフロップ１４のクロック端子にはＣＰＵ
からクロックＣＬＫが加えられ、クリア端子ＣＬＲには
ＣＰＵからアドレスラッチイネーブル信号ＡＬＥが加え
られていて、Ｑ端子出力はアンドゲート９に加えられて
いる。アンドゲート５，６の出力信号は切換スイッチ１
５を介してオアゲート２に加えられ、アンドゲート９の
出力信号は直接オアゲート２に加えられている。そして
、オアゲート２の出力信号はレディ信号ＲＤＹとしてＣ
ＰＵに加えられる。

第３図は第２図の動作を説明するタイミングチャートで
あり、バスサイクルが２クロックの例を示している。Ｃ
ＰＵは（ａ）に示すようなクロックＣＬＫを各り形フリ
ップフロップ１２〜１４のクロック端子に入力する。Ｃ
ＰＵからアドレスデコーダ１に加えられるアドレスＡＤ
Ｈは（ｂ）のように変化する。また、ＣＰＵは、アドレ
スＡＤＲが変化する毎に（ｃ）に示すアドレスラッチイ
ネーブル信号ＡＬＥを各り形フリップフロン１１２〜１
４のクリア端子ＣＬＲに入力する６一方、ＣＰＵにはオ
アゲート２から（ｄ）のようなレディ信号ＲＤＹが加え
られる。

ＣＰＵは常にレディ信号ＲＤＹを見ていて、レディ状態
になっていなければ°１クロック分ずつバスサイクルを
伸長させる。ここで、レディ信号ＲＤＹは、アドレスデ
コーダ１の各アドレスエリアに接続されるメモリ４，８
．１１に応じてそれぞれの周期のものが生成される。す
なわち、メモリ４に割り当てられているアドレスエリア
のアドレスＡＤＲに対してはバスサイクル（２クロツク
）と等しい周期か生成される。メモリ８に割り当てられ
ているアドレスエリアのアドレスＡＤＲに対しては、実
装されるメモリが１ウエイトの場合には切換スイッチ１
５によりアンドゲート５の出力信号が選択されてバスサ
イクルより６１クロック長いウェイト時間信号が生成さ
れ、実装されるメモリが２ウェイトの場合には切換スイ
ッチ１５によりアンドゲート６の出力信号か選択されて
バスサイクルより６２クロンク長いウェイト時間信号が
生成される。また、メモリ】１に割り当てられているア
ドレスエリアのアドレスＡＤＨに対してはバスサイクル
よりも３クロック長いウェイト時間信号が生成される。

そして、これらウェイト時間信号はレディ信号ＲＤＹと
してオアゲート２を介してＣＰＵに出力される。

〈発明が解決しようとする課題〉 しかし、このような従来の構成によれば、メモリ８に割
り当てられているアドレスエリアのアドレスＡＤＲに対
しては１ウエイトまたは２ウエイトのいずれかのメモリ
か実装されるので、実装されるメモリに応じた所定のレ
ディ信号ＲＤＹを選択的に生成させるために切換スイッ
チ１５を設けておいてこの切換スイッチ１５を手動で切
換操作しなければならす、操作性が悪い。

本発明は、このような点に着目したものであり、その目
的は、実装されるメモリのウェイト時間に応じた適切な
レディ信号が自動的に出力されるメモリアクセス制御装
置を提供することにある。

く課題を解決するための手段〉 本発明のメモリアクセス制御装置は、 ウェイトの異なる複数のメモリが選択的に実装されるソ
ケットと、 ＣＰＵから入力されるアドレスを、このソケットに実装
される各メモリ毎にそれぞれ個別に割り当てられている
アドレスエリアに応じたバスサイクルの伸長時間選択信
号にデコードして出力するアドレスデコーダと、 このアドレスデコーダから出力される前記ソケットに実
装される各メモリに対応した伸長時間選択信号の論理和
出力を前記ソケットのチップイネプル端子に与える論理
ゲートと、 前記ソケットに実装される各メモリのウェイトに応じて
クロック単位で遅延された複数のウェイト時間信号を出
力するウェイト時間信号生成ブロックと、 前記アドレスデコーダから出力される伸長時間選択信号
およびウェイト時間信号生成ブロックから出力されるウ
ェイト時間信号に基づいて前記ソケットに実装される各
メモリのウェイトに対応した所定のレディ信号を生成し
てＣＰＵに出力する論理ゲートブロックを含むことを特
徴とする。

く作用〉 本発明において、アドレスデコーダは入力されるアドレ
スを各メモリ毎にそれぞれ個別に割り当てられているア
ドレスエリアに応じたバスサイクルの伸長時間選択信号
にデコードして出力する。

このアドレスデコーダから出力される伸長時間選択信号
の内、共通のソケットに実装されるウェイト時間の異な
る複数のメモリに対応した伸長時間選択信号の論理和出
力は論理ゲートを介してソケットのチップイネーブル端
子に与えられる。

方、ウェイト時間信号生成ブロックは、各メモリのウェ
イトに応じてクロック単位で遅延された複数のウェイト
時間信号を出力する。

そして、論理ゲートブロックは、これらアドレスデコー
ダから出力される伸長時間選択信号およびウェイト時間
信号生成ブロックから出力されるウェイト時間信号に基
づいて各メモリのウェイトに対応した所定のレディ信号
を自動的に生成してＣＰＵに出力する。

これにより、各メモリにはそれぞれのアクセス時間に応
じた所定のウェイト時間が自動的に設定されることにな
り、アクセス時間がＣＰＵのアクセス時間よりも遅いメ
モリについてもデータの読み書きが安定に実行される。

〈実施例〉 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図であり、第
３図と同一部分には同一符号を付けている。図において
、１６はアドレスデコーダであり、図示しないＣＰＵか
ら入力されるアドレスＡＤＨを実装される各メモリ４，
８．１１毎にそれぞれ個別に割り当てられているアドレ
スエリアに応じたバスサイクルの゛伸長時間選択信号Ｗ
Ｏ，ＷＩＷ２．Ｗ３にデコードして出力する。伸長時間
選択信号ＷＯはオアゲート２に出力されるとともにイン
バータ３を介して第１のメモリ４のチッ１セレク１〜端
子に加えられ、伸長時間選択信号Ｗ１はアンドゲート５
にゲート制御信号として出力されるとともにノアゲート
１７を介して第２のメモリ８のチップセレクト端子に加
えられ、伸長時間選択信号Ｗ２はアンドゲート６にゲー
ト制御信号として出力されるとともにノアゲート１７を
介して第２のメモリ８のチップセレクト端子に加えられ
、伸長時間選択信号Ｗ３はアンドゲート９にウェイト時
間信号として出力されるとともにインバータ１０を介し
て第３のメモリ１１のチップセレクト端子に加えられて
いる。なお、本実施例のメモリ８も、第２図と同様にウ
ェイト時間の異なる２種類（ウェイト１とウェイト２）
のメモリが着脱可能なように共通のソケットを介して選
択的に取り付けられるものとする。

このような構成において、アドレスデコーダ１６には実
装される各メモリ４．８．１１に割り当てられているア
ドレスＡＤＨかＣＰＵから加えられる。すなわち、メモ
リ８として１ウエイトのメモリが実装される場合には１
ウエイトのメモリにＰｆ！：り当てられている固有のエ
リアのアドレスＡＤＲが入力され、メモリ８として２ウ
エイトのメモリか実装される場合には２ウエイトのメモ
リに割り当てられている固有のエリアのアドレスＡＤＲ
が入力される。

メモリ８として１ウエイトのメモリが実装される場合、
アドレスデコーダ１６がら伸長時間選択信号Ｗ１がアン
ドゲート５に加えられるとともにノアゲート１７を介し
てメモリ８のチップセレクト端子に加えられる。また、
アンドゲート５はＤ形フリップフロップ１２から加えら
れるウェイト時間信号ＷＴＩをオアゲート２を介してレ
ディ信号ＲＤＹとしてＣＰＵに出力する。これにより、
ＣＰＵはバスサイクルを１クロック分伸ばして１ウエイ
トのメモリ８との間でのデータの読み書きを実行する。

メモリ８として２ウエイトのメモリが実装される場合、
アドレスデコーダ１６から伸長時間選択信号ＶＡＴ　２
がアンドゲート６に加えられるとともにノアゲート１７
を介してメモリ８のチップセレクト端子に加えられる。

また、アンドゲート６はＤ形フリップフロップ１３から
加えられるウェイト時間信号ＷＴ２をオアゲート２を介
してレディ信号ＲＤＹとしてＣＰＵに出力する。これに
より、ＣＰＵはバスサイクルを２クロック分伸ばして２
ウエイトのメモリ８との間でのデータの読み書きを実行
する。

これらのウェイト時間の切換選択にあたっては従来のよ
うな手動操作によるスイッチ切換は全く不要であり、プ
ログラム上の設定だけで自動的に処理実行される。

なお、このような一連の動作のタイミングチャドは前述
第３図と実質的に同一になる。

また、上記実施例では、メモリ４としてウェイトＯのも
のを用い、８として１ウエイトと２ウエイトの２種類の
メモリを選択的に用い、メモリ１】としてウェイト３の
ものを用いる例を説明したが、これらの組合せに限定さ
れるものではなく、各種の組合せが可能である。

また５本発明で用いる論理ゲートも実施例の組合せに限
定されるものではなく、回路構成に応じて各種の変形か
できるものである。

また、本発明は、例えばＭＳ−ＤＯ３のシステＡテＥ　
Ｍ　Ｓ　（ＥＸＰＡＮＤＥＤ　ＭＥＭＯＲＹ　５ＰＥＣ
ＩＦＩＣＡＴ１ＯＮ　）を用いてメモリ拡張を行う場合
、ＥＭＳのマツピングを変更するだけで本体プログラム
のマツピング変更は不要であり、より容易に実現できる
。

〈発明の効果〉 以上説明したように、本発明によれば、実装されるメモ
リのウェイト時間に応じた適切なレディ信号が自動的に
出力されるメモリアクセス制御装置が比較的簡単な構成
で実現でき、ＣＰＵとメモリのアクセス時間の差がある
場合の制御に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の装置の一例を示すブロック図、第３図は第２図の
動作を説明するタイミングチャドである。 ２・・・オアゲート、３．１０・・・インバータ、４゜
８．１１・・メモリ、５．６．９・・・アンドゲート、
１２〜１４・・・Ｄ形フリップフロップ、ルスデコーダ
、１７・・・ノアゲート。

Claims (1)

1. 【特許請求の範囲】 ウェイトの異なる複数のメモリが選択的に実装されるソ
   ケットと、 ＣＰＵから入力されるアドレスを、このソケットに実装
   される各メモリ毎にそれぞれ個別に割り当てられている
   アドレスエリアに応じたバスサイクルの伸長時間選択信
   号にデコードして出力するアドレスデコーダと、 このアドレスデコーダから出力される前記ソケットに実
   装される各メモリに対応した伸長時間選択信号の論理和
   出力を前記ソケットのチップイネーブル端子に与える論
   理ゲートと、 前記ソケットに実装される各メモリのウェイトに応じて
   クロック単位で遅延された複数のウェイト時間信号を出
   力するウェイト時間信号生成ブロックと、 前記アドレスデコーダから出力される伸長時間選択信号
   およびウェイト時間信号生成ブロックから出力されるウ
   ェイト時間信号に基づいて前記ソケットに実装される各
   メモリのウェイトに対応した所定のレディ信号を生成し
   てＣＰＵに出力する論理ゲートブロックを含むことを特
   徴とするメモリアクセス制御装置。