JPH03224242A - 高耐圧ｍｏｓトランジスタとその製造方法 - Google Patents

高耐圧ｍｏｓトランジスタとその製造方法

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Publication number
JPH03224242A
JPH03224242A JP2018080A JP1808090A JPH03224242A JP H03224242 A JPH03224242 A JP H03224242A JP 2018080 A JP2018080 A JP 2018080A JP 1808090 A JP1808090 A JP 1808090A JP H03224242 A JPH03224242 A JP H03224242A
Authority
JP
Japan
Prior art keywords
drain layer
oxide film
layer
film
concentration drain
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Pending
Application number
JP2018080A
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English (en)
Inventor
Nobuo Inami
稲見　信夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
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Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2018080A priority Critical patent/JPH03224242A/ja
Publication of JPH03224242A publication Critical patent/JPH03224242A/ja
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  • Local Oxidation Of Silicon (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高耐圧で、かつ、ドライブ能力の良好なＭＯ
Ｓ）ランジスタとその製造方法に関する。
〔従来の技術〕
従来、■Ｃ中の高耐圧ＭＯＳトランジスタは、Ｄ−ＭＯ
Ｓ又はドレインをオフセット構造にすることで実現して
きた。
しかし、前者の場合には、容易にゲート長を１μｍ程度
に形成できるが、高温で長時間の熱工程を必要とする。
そのうえに、電流を取ろうとしてゲート酸化膜を薄くす
ると耐圧が下がり、耐圧とドライブ能力が相反する特性
となっている。
また、後者の場合にも、高温で長時間の熱工程を必要と
しな（なるが、ドレイン抵抗が上がり、ドライブ能力が
下がり、前者の場合と同様、耐圧とドライブ能力が相反
する特性となっている。
〔発明が解決しようとする課題〕
上記のように、従来の高耐圧ＭＯＳトランジスタの構造
では、耐圧とともに良好なドライブ能力を秦＃持たせる
ことが難しかった。
本発明は上記の問題を解消するためになされたもので、
十分な耐圧とドライブ能力を兼ね備えたＭＯＳ）ランジ
スタとその製造方法を提供することを目的とする。
〔課題を解決するための手段〕
本発明は、チャネル領域を覆う窒化シリコン膜のパター
ンを形成し、該パターンをマスクにＬＯＧＯ５酸化によ
りドレイン層上にドレイン部分の電界強度を弱め、かつ
、使用電圧で低濃度ドレイン部分が強反転する程度の厚
さの酸化膜を形成し、そして、上記チャネル領域上の窒
化シリコン膜を除去してゲート酸化膜を形成し、ドレイ
ンをオフセット構造にするとともに、ドレインのオン抵
抗を小さくしたものである。
〔実施例〕
Ｎチャネルトランジスタを例に製造方法について説明す
る。第１回は本発明の製造方法を示す説明図である。
Ｐ型基板１にＬＯＣＯＳ法により厚い分離酸化膜２を形
成し、アクティブ領域表面に薄い（１５０〜１０００人
）酸化膜３を形成する〔図（ａ）〕。
次に、表面全体に厚さ５００〜２０００人の窒化シリコ
ン膜４を形成し〔図（ｂｌ）、チャネル領域上以外の窒
化シリコン膜４をエツチング除去する〔図（Ｃ）〕チャ
ネル領域上の窒化シリコン膜４のパターンをマスクにセ
ルファラインイオン注入により低減シストで覆い、イオ
ン注入によりソース層７と同時に高濃度ドレイン層６を
形成する〔図（ｅ）〕。
次に、熱酸化により、低濃度ドレイン層５と高濃度ドレ
イン層６上にドレイン部分の電界強度を弱め、かつ、使
用電圧（通常５〜２０■）で低濃度ドレイン層５が強反
転する程度の厚さの酸化膜８を形成する〔図（ｆ）〕。
Ｎチャネルトランジスタの場合高濃度ドレイン層６上の
酸化膜は低濃度ドレイン層５上の酸化膜より厚（なる。
次に、チャネル領域上の窒化シリコン膜４をエツチング
除去し〔図（ｇ）　）　、必要なゲート酸化膜９を形成
し、表面にＮ型のポリシリコン層１０を形成し〔図（ｈ
））、このポリシリコン層１０をパターニングして一部
分が低濃度ドレイン層５上の酸化膜８にオーバラップす
るポリシリコンゲート電極１０ａを形成する〔図（１１
〕。
上記工程以後の保護膜形成、電極配線などの工程は従来
と全く同じで、説明を省く。
上記プロセスによる構造のＭＯＳ）ランジスタでは、酸
化膜８の厚さの選択により高耐圧構造で良好なドライ能
力を持たせることができる。
で低濃度ドレイン層５にチャネルができ、オン抵抗の低
減が計れる。
〔発明の効果〕
以上説明したように、本発明によれば、簡単なプロセス
により、容易に、高耐圧で大電流をドライブできるＭＯ
Ｓ）ランジスを得ることができるので、実用上の効果が
大である。
【図面の簡単な説明】
第１図は本発明の製造方法を示す説明図である。 １・・・Ｐ型基板、２・・・分離酸化膜、３・・・酸化
膜、４・・・窒化シリコン膜、５・・・低濃度ドレイン
層、６・・・高濃度ドレイン層、７・・・ソース層、８
・・・酸化膜９・・・ゲート酸化膜、工０・・・ポリシ
リコン層、１０ａ・・・ポリシリコンゲート電極。 なお図中同一符号は同一部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）厚いＬＯＣＯＳ酸化膜で分離され、高濃度ドレイ
    ン層とチャネル層の間に低濃度ドレイン層を備え、高濃
    度ドレイン層と低濃度ドレイン層上にドレイン部分の電
    界強度を弱め、かつ、使用電圧（通常、５〜２０Ｖ）で
    低濃度ドレイン部分が強反転する程度の厚さの酸化膜を
    備え、上部低濃度ドレイン層上に上記酸化膜を介して一
    部がオーバーラップするポリシリコンゲート電極を備え
    たことを特徴とする高耐圧ＭＯＳトランジスタ。
  2. （２）素子分離のための厚いＬＯＣＯＳ酸化膜を形成し
    、アクティブ領域に薄い酸化膜を形成して全面に窒化シ
    リコン膜を形成し、チャネル領域上の窒化シリコン膜の
    みを残して他の部分の窒化シリコン膜をエッチング除去
    し、チャネル領域上の窒化シリコン膜をマスクにイオン
    注入により低濃度ドレイン層を形成する工程と、 上記低濃度ドレイン層のチャネル層側の一部分をホトレ
    ジストで覆い、イオン注入によりソース層と同時に高濃
    度ドレイン層を形成し、熱酸化により上記低濃度ドレイ
    ン層と高濃度ドレイン層上にドレイン部分の電界強度を
    弱め、かつ、使用電圧（通常、５〜２０Ｖ）で低濃度ド
    レイン層が強反転する程度の厚さの酸化膜を形成し、上
    記チャネル領域上の窒化シリコン膜を除去し、所定の厚
    さのゲート酸化膜を形成し、該ゲート酸化膜上に一部が
    上記低濃度ドレイン層上の酸化膜にオーバラップするポ
    リシリコンゲート電極を形成する工程を備えたことを特
    徴とする高耐圧ＭＯＳトランジスタの製造方法。
JP2018080A 1990-01-30 1990-01-30 高耐圧ｍｏｓトランジスタとその製造方法 Pending JPH03224242A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100133A (ja) * 1999-03-18 2011-05-19 Semiconductor Energy Lab Co Ltd 表示装置

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JP2011100133A (ja) * 1999-03-18 2011-05-19 Semiconductor Energy Lab Co Ltd 表示装置

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