JPH0322435A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0322435A JPH0322435A JP1157667A JP15766789A JPH0322435A JP H0322435 A JPH0322435 A JP H0322435A JP 1157667 A JP1157667 A JP 1157667A JP 15766789 A JP15766789 A JP 15766789A JP H0322435 A JPH0322435 A JP H0322435A
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- Japan
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- film
- layer
- polycrystalline silicon
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にポリサイド膜を一方
の電極とするスタック容量を有する半導体装置に関する
。
の電極とするスタック容量を有する半導体装置に関する
。
従来、第４図に示すように、半導体装置の配線層間、特
にＭＯＳ｝ランジスタのポリサイドゲート電極と同一工
程で成膜されるポリサイド膜４上にスタック容量膜（酸
化シリコン膜６と窒化シリコン膜７の２層膜）を形成し
上部電極材を形成する際には上部電極材は単層膜の多結
晶シリコン膜８を使用していた。
にＭＯＳ｝ランジスタのポリサイドゲート電極と同一工
程で成膜されるポリサイド膜４上にスタック容量膜（酸
化シリコン膜６と窒化シリコン膜７の２層膜）を形成し
上部電極材を形成する際には上部電極材は単層膜の多結
晶シリコン膜８を使用していた。
上述した従来の半導体装置のスタック容量は、上部電極
材として特にシリサイド膜などを使用すると薄いスタッ
ク容量膜の耐圧が低下ずるなどの問題があるため、スタ
ック容量の上部電極材は多結品シリコンしか使用するこ
とができなかった。
材として特にシリサイド膜などを使用すると薄いスタッ
ク容量膜の耐圧が低下ずるなどの問題があるため、スタ
ック容量の上部電極材は多結品シリコンしか使用するこ
とができなかった。
上部電極材をより薄膜で低抵抗のタングステンシリサイ
ドにすることができないため半導体装置の高速化を図る
上で障害となっている。
ドにすることができないため半導体装置の高速化を図る
上で障害となっている。
本発明は、第１の配線層上に容量絶縁膜を介して設けら
れた第２の配線層が半導体基板の不純物拡散層とコンタ
クトしている半導体装置において、前記第２の配線層は
前記コンタクト部を除き？の下層に多結晶シリコン膜を
有する多層膜であるというものである。
れた第２の配線層が半導体基板の不純物拡散層とコンタ
クトしている半導体装置において、前記第２の配線層は
前記コンタクト部を除き？の下層に多結晶シリコン膜を
有する多層膜であるというものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例を示す半導体チップの
縦断面図である。
縦断面図である。
ポリザイド膜１０４はフィールド酸化膜１０３上に設け
られた第１の配線層でスタック容量の一方の電極を構成
している。酸化シリコン膜１０６と、窒化シリコン膜１
０５はスタック容量絶縁膜である。Ｗ，Ｍｏ等の高融点
金属の■シリサイド層１０８の下層には、薄いスタック
容量絶縁膜との間に多結晶シリコン膜１０６があるが、
コンタクト孔１０９部では、シリサイド層１０８は多結
晶シリコン膜を介さずに直接、Ｎ型拡散層１０２と接続
されている。薄い酸化シリコン膜１０６の厚さは１２Ｏ
Ａ−窒化シリコン膜１０７の厚さは、酸化膜上に２００
Ａであるが、次に示す製造方法により作戒することがで
きる。第２図（ａ）〜（ｆ）は第１の実施例の製造方法
を説明するための工程順に配置した半導体チップの断面
図である。まず第２図（ａ）に示すように、Ｐ型半導体
基板１０１（シリコン〉上に素子分離のためのフィール
ド酸化ｗＡ１０３を６００ＯＡ形成し活性領域として、
イオン注入により、Ｎ型拡散層２を形成する。第１の配
線層およびトランジスタのゲートとしてリン拡散した多
結晶シリコンとその上に被着したタングステンシリサイ
ド層により、ポリサイド膜４を形戒する。次に、第２図
（ｂ）に示すように、ポリサイド膜上にスタック容量を
形成するために、ポリサイド膜全体に厚さ１２ＯＡ程度
の酸化シリコン膜１０７を形成し、さらに気相戒長法に
より厚さ２０ＯＡの窒化シリコン膜１０７を成長する。
られた第１の配線層でスタック容量の一方の電極を構成
している。酸化シリコン膜１０６と、窒化シリコン膜１
０５はスタック容量絶縁膜である。Ｗ，Ｍｏ等の高融点
金属の■シリサイド層１０８の下層には、薄いスタック
容量絶縁膜との間に多結晶シリコン膜１０６があるが、
コンタクト孔１０９部では、シリサイド層１０８は多結
晶シリコン膜を介さずに直接、Ｎ型拡散層１０２と接続
されている。薄い酸化シリコン膜１０６の厚さは１２Ｏ
Ａ−窒化シリコン膜１０７の厚さは、酸化膜上に２００
Ａであるが、次に示す製造方法により作戒することがで
きる。第２図（ａ）〜（ｆ）は第１の実施例の製造方法
を説明するための工程順に配置した半導体チップの断面
図である。まず第２図（ａ）に示すように、Ｐ型半導体
基板１０１（シリコン〉上に素子分離のためのフィール
ド酸化ｗＡ１０３を６００ＯＡ形成し活性領域として、
イオン注入により、Ｎ型拡散層２を形成する。第１の配
線層およびトランジスタのゲートとしてリン拡散した多
結晶シリコンとその上に被着したタングステンシリサイ
ド層により、ポリサイド膜４を形戒する。次に、第２図
（ｂ）に示すように、ポリサイド膜上にスタック容量を
形成するために、ポリサイド膜全体に厚さ１２ＯＡ程度
の酸化シリコン膜１０７を形成し、さらに気相戒長法に
より厚さ２０ＯＡの窒化シリコン膜１０７を成長する。
次に、第２図（ｃ）に示すように、多結晶シリコン膜１
０８を気相成長法により厚さ５００Ａ成長し、第２図（
ｄ）に示すように、フォトレジスト加工によりＮ型拡散
層上にコンタクト孔１０９を開孔しＣＦ４ガスのドライ
エッチングにより、多結晶シリコン膜、窒化シリコン膜
、そして酸化シリコン膜を選択的に除去する。第２図（
ｅ）に示すように、プラズマエッチ時に使用したフォト
レジストを剥離する際に酸素プラズマ処理によりコンタ
クト孔部シリコン界面上に薄い酸化シリコン膜１１２が
形威されるが、第２図（ｆ）に示すように、全面をバッ
ファードフッ酸によりエッチングすることによりコンタ
クト部の酸化シリコン膜のみ除去されスタック容量とし
ての部分は、５００Ａの・多結晶シリコン膜１０８によ
り保護されるため、スタック容量絶縁膜としての酸化シ
リコン膜、窒化シリコン膜は劣化することがない。次に
第１図に示すように、タングステン等のシリサイド膜１
１０を被着、パタ一二ングし歩留りのよいスタック容量
を形成することができる。
０８を気相成長法により厚さ５００Ａ成長し、第２図（
ｄ）に示すように、フォトレジスト加工によりＮ型拡散
層上にコンタクト孔１０９を開孔しＣＦ４ガスのドライ
エッチングにより、多結晶シリコン膜、窒化シリコン膜
、そして酸化シリコン膜を選択的に除去する。第２図（
ｅ）に示すように、プラズマエッチ時に使用したフォト
レジストを剥離する際に酸素プラズマ処理によりコンタ
クト孔部シリコン界面上に薄い酸化シリコン膜１１２が
形威されるが、第２図（ｆ）に示すように、全面をバッ
ファードフッ酸によりエッチングすることによりコンタ
クト部の酸化シリコン膜のみ除去されスタック容量とし
ての部分は、５００Ａの・多結晶シリコン膜１０８によ
り保護されるため、スタック容量絶縁膜としての酸化シ
リコン膜、窒化シリコン膜は劣化することがない。次に
第１図に示すように、タングステン等のシリサイド膜１
１０を被着、パタ一二ングし歩留りのよいスタック容量
を形成することができる。
本実施例では、スタック容量の他方の電極を半導体基板
拡散屑と接続したが、スタック容量部下地電極より下層
の配線層、あるいはスタック容量部下地電極層と同層で
、下地電極層以外の電極層とコンタクトをとる場合にも
、同様に有効であることは、あきらかである。
拡散屑と接続したが、スタック容量部下地電極より下層
の配線層、あるいはスタック容量部下地電極層と同層で
、下地電極層以外の電極層とコンタクトをとる場合にも
、同様に有効であることは、あきらかである。
スタック容量絶縁膜には多結晶シリコン膜が被着してい
るので従来例と同様にスタック容量絶縁膜の耐圧の低下
はなく、コンタクト部を除き薄い多結晶シリコン膜上に
タングステンシリサイド膜を重ねた２層膜とすることに
より上部電極材を薄膜で低抵抗化することができ、また
上部電極材を拡散層に・コンタクトをとる際には、コン
タクト部のみ．は、薄い多結晶シリコン膜がないタング
ステンシリサイド単層とすることによりタングステンシ
リサイドと拡散層が直接に接することができ、低抵抗コ
ンタクトを実現できる。
るので従来例と同様にスタック容量絶縁膜の耐圧の低下
はなく、コンタクト部を除き薄い多結晶シリコン膜上に
タングステンシリサイド膜を重ねた２層膜とすることに
より上部電極材を薄膜で低抵抗化することができ、また
上部電極材を拡散層に・コンタクトをとる際には、コン
タクト部のみ．は、薄い多結晶シリコン膜がないタング
ステンシリサイド単層とすることによりタングステンシ
リサイドと拡散層が直接に接することができ、低抵抗コ
ンタクトを実現できる。
第３図は、本発明の第２の実施例を示す半導体チップの
縦断面図である。
縦断面図である。
ポリサイド膜２０４の直上部以外のところには厚い絶縁
膜２１４が設けられているので容量としては実際上多結
晶シリコン膜２０８とシリサイド膜２１０の２層膜とポ
リサイド膜２０４との間にしか存在しないので寄生容量
を少なくできる。この場合Ｎ型拡散Ｎ２０２は厚い絶縁
［２１４でお−５ ＝６一 おわれており、ウェットエッチによりコンタクトを開孔
すると、横方向へコンタクト孔が拡大するため、ドライ
エッチを採用しなければならないが、ドライエッチ後に
全面酸化シリコン膜エッチが可能である（スタック容量
絶縁膜は多結晶シリコン膜で被覆されている）ので問題
はない。単層膜の上部電極で直接コンタクトをとる従来
構造ではこのようなことは不可能である。
膜２１４が設けられているので容量としては実際上多結
晶シリコン膜２０８とシリサイド膜２１０の２層膜とポ
リサイド膜２０４との間にしか存在しないので寄生容量
を少なくできる。この場合Ｎ型拡散Ｎ２０２は厚い絶縁
［２１４でお−５ ＝６一 おわれており、ウェットエッチによりコンタクトを開孔
すると、横方向へコンタクト孔が拡大するため、ドライ
エッチを採用しなければならないが、ドライエッチ後に
全面酸化シリコン膜エッチが可能である（スタック容量
絶縁膜は多結晶シリコン膜で被覆されている）ので問題
はない。単層膜の上部電極で直接コンタクトをとる従来
構造ではこのようなことは不可能である。
以上説明したように本発明は、スタック容量の上部電極
材を多結晶シリコン膜と高融点金属タングステンシリサ
イド膜のような適当な配線材の２層膜にし、かつ、下地
拡散層とのコンタクト部のみにおいては、多結晶シリコ
ン膜のない単層膜とすることにより、スタック上部電極
材を薄くて低抵抗化しかつ、コンタクト抵抗を小さくで
き、半導体メモリのようなスタック容量を有する半導体
装置の高速化を図ることができる効果がある。
材を多結晶シリコン膜と高融点金属タングステンシリサ
イド膜のような適当な配線材の２層膜にし、かつ、下地
拡散層とのコンタクト部のみにおいては、多結晶シリコ
ン膜のない単層膜とすることにより、スタック上部電極
材を薄くて低抵抗化しかつ、コンタクト抵抗を小さくで
き、半導体メモリのようなスタック容量を有する半導体
装置の高速化を図ることができる効果がある。
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２図（ａ）〜（ｆ）は第１の実施例の製造方法
を説明するための工程順に配置した半導体チップの断面
図、第３図は第２の実施例を示す半導体チップの断面図
、第４図は従来例を示す半導体チップの断面図である。
面図、第２図（ａ）〜（ｆ）は第１の実施例の製造方法
を説明するための工程順に配置した半導体チップの断面
図、第３図は第２の実施例を示す半導体チップの断面図
、第４図は従来例を示す半導体チップの断面図である。
１，１０１，２０１・・・Ｐ型半導体基板、２，１０２
，２０２・・・Ｎ型拡散層、３，１０３，２０３・・・
フィールド酸化膜、４．１０４ ２０４・・・ポリサ
イド膜、５，１０５，２０５，６ １０６．２０６・
・・酸化シリコン膜、７，１０７，２０７・・・窒化シ
リコン膜、８，１０８，２０８・・・多結晶シリコン膜
、９，１０９，２０９・・・コンタク１・孔、１１０，
２１０・・・シリサイド膜、１ １ １ ・・・フォト
レジスト膜、１１２・・・酸化シリコン膜、２１４・・
絶縁膜。
，２０２・・・Ｎ型拡散層、３，１０３，２０３・・・
フィールド酸化膜、４．１０４ ２０４・・・ポリサ
イド膜、５，１０５，２０５，６ １０６．２０６・
・・酸化シリコン膜、７，１０７，２０７・・・窒化シ
リコン膜、８，１０８，２０８・・・多結晶シリコン膜
、９，１０９，２０９・・・コンタク１・孔、１１０，
２１０・・・シリサイド膜、１ １ １ ・・・フォト
レジスト膜、１１２・・・酸化シリコン膜、２１４・・
絶縁膜。
Claims (1)
- 第１の配線層上に容量絶縁膜を介して設けられた第２の
配線層が半導体基板の不純物拡散層とコンタクトしてい
る半導体装置において、前記第２の配線層は前記コンタ
クト部を除きその下層に多結晶シリコン膜を有する多層
膜であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157667A JPH0322435A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157667A JPH0322435A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322435A true JPH0322435A (ja) | 1991-01-30 |
Family
ID=15654750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157667A Pending JPH0322435A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322435A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
-
1989
- 1989-06-19 JP JP1157667A patent/JPH0322435A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
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