JPH0322438A - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、高集積でかつ高速動作が可能なバイポーラ
型半導体集積回路装置の製造方法に関するものである。

（従来の技術） 半導体集積回路装置の用途として特に高速動作性を必要
とする分野では、一般にＥＣＬ／ＣＭＬ系のバイボーラ
型半導体集積回路装置が用いられている。ＥＣＬ／ＣＭ
Ｌ系回路装置においては、消費電力．論理振幅を一定と
した場合、回路を構威する素子や配線の寄生容量および
トランジスタのベース抵抗ならびに利得帯域幅積によっ
て動作速度が決定される。このうち、寄生容量の低減に
は、特に動作速度への寄与が大きいトランジスタのベー
ス・コレクタ間の接合容量を低減することが必要であり
、このためには、多結晶シリコンを用いてベース電極を
素子領域の外部に引き出しベース面積を縮小することが
有効である。また、多結晶シリコン抵抗および金属配線
を厚い分離酸化膜上に形成して、これらの寄生容量を低
減する方法が一般に採用されている。

一方、ベース抵抗の低減には、不活性ベース層を低抵抗
化して可能な限リエξツタに近接させると共に、工ξツ
タを細くしてエミッタ直下の活性ベース層の抵抗を減少
させることが必要である。

又、利得帯域幅積の向上には、エミッタおよびベース接
合を浅接合化すると共にコレクタ頷域のエビタキシャル
層を薄くすることが有効である。

これらの事項を実現することを目的とした従来技術とし
て、従来のダプルボリシリコン構造を用いたバイポーラ
トランジスタの製造方法を第２図を用いて説明する。

先ず、第２図（Ａ）に示すように、Ｐ一型半導体基板２
０１にＮ゛型埋込み拡散層２０２を形成し、エビタキシ
ャル技術によって半導体基板上にＮ−型エビタキシャル
層２０３を形成したのち、パッド酸化膜２０４を形成し
、その上面に窒化膜２０５を形成する。

次に、窒化膜２０５上に公知のホトリソグラフィ技術を
用いて図示しないがレジストパターンを形成し、それを
マスクとして窒化膜２０５およびパッド酸化膜２０４の
エッチングを行う。さらに、残存パッド酸化膜２０４と
窒化膜２０５をマスクとしてＮ一型エピタキシャル層２
０３を選択エッチングして、第２図（Ｂ）に示すように
、後の素子分離酸化膜を形成すべき位置に溝２０６を形
成する。この溝形成により、Ｎ一型エピタキシャル層２
０３には、図示の第１の島領域２０３ａと、図示されな
い第２の島領域が形成される。

次に、第２図（ｃ）に示すように熱酸化を行い、溝２０
６にシリコン酸化膜層からなる厚い素子分離酸化膜２０
７を形成する。

次に、耐酸化性マスクである窒化膜２０５を取り除いた
のち、図示しないレジストマスクを形成して図示しない
第２の島領域にのみ燐をイオン注入し、その後、レジス
トマスクを除去後、非酸化性雰囲気中で熱処理を行うこ
とにより、前記第２の島領域をコレクタ抵抗低減用Ｎ９
型領域とする。

次に、パッド酸化膜２０４を除去後全面に第２図（Ｄ）
に示すように第１多結晶シリコン膜２０Ｂを形成する。

さらに熱酸化を行って、第１多結晶シリコン膜２０８の
表面に多結晶シリコン酸化膜２０９を形成する。続いて
、第１多結晶シリコン膜２０８中に硼素のイオン注入を
行う。そののち、ホトリソグラフィ技術を用いてレジス
トパターン２１０を多結晶シリコン酸化膜２０９上に形
成する。

そして、そのレジストパターン２１０をマスクに異方性
エッチングにより多結晶シリコン酸化膜２０９のエッチ
ングを行い、続いて第１多結晶シリコン膜２０８のエッ
チングを行うことにより、これらに第２図（ｔ！〉　に
示すように第１の島領域２０３ａ上で活性ベースおよび
工ξツタ形成用の開口部２１１を形成する。その後、同
図のようにレジストパターン２１０を除去する。

次に、前記開口部形成で露出した第１の島領域２０３ａ
の表面を薄く酸化したのち、第２図（Ｆ）に示すように
全面にＣＶＤ酸化膜２１２を形成する。この時、第１多
結晶シリコン膜２０Ｂが接する第１の島領域２０３ａの
側端部分には、前記第１多結晶シリコン膜２０８からの
硼素の拡散で高濃度の不活性ベース領域２１３が形成さ
れる。

次に、異方性エッチングによりＣＶＤ酸化膜２１２のエ
ッチングを行うことにより、第２図（Ｇ）に示すように
、前記開口部２１１部分の第１多結晶シリコン膜２０８
側面および多結晶シリコン酸化膜２０９側面に、ＣＶ．
Ｄ酸化膜２１２のサイドウォール２１２ａを形成する。

その後、このサイドウォール２１２ａで狭められた前記
開口部２１１を通して第１の島領域２０３ａに硼素をイ
オン注入し、非酸化性雰囲気中で熱処理を行うことによ
り、同図のように活性ベース領域２１４を第１の島領域
２０３ａ内に形成する。

次に、全面に第２多結晶シリコン膜２１５を形成したの
ち、この第２多結晶シリコン膜２１５に砒素をイオン注
入し、続いて公知のホトリソグラフィ・エッチングによ
り第２多結晶シリコン膜２１５のパターニングを行うこ
とにより、この第２多結晶シリコン膜２１５を第２図（
Ｈ）に示すように、前記開口部２１１部分およびその周
辺部分に工ξツタ電極として残し、かつ図示しないコレ
クタ抵抗低減用Ｎ゛型領域上にコレクタ電極として残す
。その後、残存第２多結晶シリコン膜２１５の表面を薄
く酸化した後、非酸化性雰囲気中で熱処理することによ
り、第２多結晶シリコン膜２１５から砒素を活性ベース
領域２１４内に拡散させ、該活性ベース領域２１４内に
エミッタ領域２１６を形成する。以上で素子が完或する
。

（発明が解決しようとする課題） しかしながら、上記のような従来の製造方法では、あら
かしめ形成された素子分離領域の内側の第１の島領域２
０３ａ上で、第２図（ロ）　，　（Ｅ）に示すように写
真食割によって多結晶シリコン酸化膜２０９および第１
多結晶シリコン膜２０Ｂを選択エッチングしなければな
らないため、第１の島領域２０３ａにマスク合せ余裕を
確保する必要があり、その分第１の島領域２０３ａが大
きくなるため、トランジスタ専有面積の縮小に限界を与
え、特にベース・コレクタ間の接合容量Ｃ？。の低減は
困難であると云うＩＪｌｌｌ点があった。

この発明は、以上述べたマスク合せ余裕の確保からトラ
ンジスタ専有面積の縮小に限界があるという問題点を解
決し、よりトランジスタ専有面積を縮小して高性能化が
図れるバイボーラ型半導体集積回路装置の製造方法を提
供することを目的とする。

（課題を解決するための手段） この発明では、素子分ＩＩ　ｅＩ　３１ｉの形成時に１
回写真食刻工程を行った後、不活性ベース領域．活性ベ
ース領域およびエミッタ領域のすべてを自己整合で形成
できるようにしたものである。

詳しくは、半導体基体の表面上に第１の耐酸化性膜．第
１の多結晶半導体層および第２の耐酸化性膜を順次積層
した後、この３層膜をパターニングし、所定のｆＩＪｉ
域上にのみ残し、その残存３層膜で覆われていない前記
半導体基体の表面部に、前記第１の耐酸化性膜の下にア
ンダーカットを有する溝を形成するとともに、前記第１
の多結晶半導体層をサイドエッチングし、第１の多結晶
半導体層側面を後退させる。その後、残存耐酸化性膜を
マスクとして前記半導体基体を選択的に酸化することに
より、前記溝部に素子分ＩＥｉｌ＃化膜を形成し、同時
に前記第１の多結晶半導体層も側面より酸化し酸化膜に
変換することにより第１の多結晶半導体層の側面を後退
させる。その後、前記第２の耐酸化性膜と前記第１の多
結晶半導体層側面の酸化膜を除去し、さらに前記第１の
多結晶半導体層で覆われていない部分の前記第１の耐酸
化性膜を除去した後、前記素子分離酸化膜で囲まれた前
記半導体基体の島領域部の上の前記第１の多結晶半導体
層および第１の耐酸化性膜をマスクとして、前記島領域
の一部が露出するまで前記素子分離酸化膜をエッチング
する。その後、第２の多結晶半導体層の全面形成、平坦
化膜形成およびエッチバックにより、第２の多結晶半導
体層を前記露出した島領域部分に接して該島領域から延
在するように形成するとともに、島領域上の前記第１の
多結晶半導体層を除去する。その後、前記第２の多結晶
半導体層からの不純物拡散により、第１導電型の前記島
領域の一部に第２導電型の不活性ベース領域を形成する
とともに、第２の多結晶半導体層表面に第１の絶縁膜を
形成する。その後、前記島領域上の前記第１の耐酸化性
膜を除去して開口部を形成した後、この開口部部分で露
出した前記第２の多結晶半導体層側面およびその上の前
記第１のｌ１ 絶縁膜側面に第２の絶縁膜によるサイドウオールを形成
し、そのサイドウォールで狭められた前記開口部を通し
て前記島領域に第２導電型の不純物を導入し、前記不活
性ベース領域に延在する活性．ベース領域を形成する。

その後、前記狭められた開口部部分に第１導電型不純物
ドープの第３の多結晶半導体層を形成し、この第３の多
結晶半導体層からの不純物拡散により、前記活性ベース
領域内に第１導電型のエミッタ領域を形成する。

（作　用） 上記この発明においては、最初に半導体基体の表面上に
形成された３層膜をパターニングする時に写真食刻工程
が必要であるが、以後はセルファラインで工程が進めら
れ、セルファラインで不活性ベース領域，活性ベース領
域およびエミッタ領域のすべてが形成される。したがっ
て、工程上マスク合せの余裕を一切考慮する必要がなく
なる。

なお、実際には、後述実施例中に示されるように、第２
の多結晶半導体層の不要部分を除去するために、または
第３の多結晶半導体層を開口部部１２ 分に形成するために写真食刻工程が必要となるが、これ
ら写真食刻工程は島領域の面積には影響を与えず、存在
は無視できる。また、これら写真食刻工程とは関係なく
、不活性ベース領域．工旦ツタ領域をセルファラインで
形成できる。

（実施例） 以下この発明の一実施例を第１図（Ａ）〜（Ｋ）を参照
して説明する。

先ず、第１図（Ａ）に示すように、Ｐ一型半導体基板１
０１にＮ４型埋込み拡散層１０２を形成したのち、エビ
タキシャル技術によって半導体基板上にＮ一型エピタキ
シャル層１０３を形成し、このＮ一型エピタキシャル層
１０３表面に熱酸化を行い、２００〜５００人厚のパッ
ド酸化膜１０４を形成する。そして、その上に、約２０
００人厚の第１シリコン窒化膜１０５、約３０００人厚
の第１多結晶シリコン膜１０６および約２０００人厚の
第２シリコン窒化膜１０７を連続して形成する。

次に、公知のホトリソグラフィ技術を用いて第２シリコ
ン窒化膜１０７上に図示しないレジストパターンを形成
し、それをマスクとして第２シリコン窒化膜１０７．第
１多結晶シリコン膜１０６，第１シリコン窒化膜１０５
及びパッド酸化膜１０４を連続してエッチングしたのち
、残存第２，第１シリコン窒化膜１０７，１０５及びパ
ッド酸化膜１０４をマスクとしてＮ一型エピタキシャル
層１０３を選択エッチングして、第１図（Ｂ）に示すよ
うに、後の素子分離酸化膜を形成すべき位置に溝１０８
を形成する。この時、溝１０８は一部パッド酸化膜１０
４の下にアンダーエッチングされ、同時に第１多結晶シ
リコン膜１０６もサイドエッチされ側面が後退すること
になる。即ち、溝１０８の側面上端部と第１多結晶シリ
コン膜１０６の側面部の位置が同等となる。また、この
溝形成により、Ｎ一型エピタキシャル層１０３には、図
示の第１の島領域１０３ａと、図示されない第２の島領
域が形成される。

その後、第２．第１シリコン窒化膜１０７，１０５をマ
スクとしてこの様な半導体基体を熱酸化して、溝１０８
部分にシリコン酸化膜層からな１４ る厚い素子分＃酸化膜１１０を第１図（ｃ）に示すよう
に形成する。この時、同時に第１多結晶シリコン膜１０
６も側面から酸化され多結晶シリコン酸化膜１０９が形
成され、第１多結晶シリコン膜１０６の側面が後退する
。

次に、第１図（Ｄ）に示すように、リン酸のような窒化
膜を選択的に溶解する溶液に浸すことにより、第２シリ
コン窒化膜１０７を取り除いたのち、フッ酸系溶液を用
いて多結晶シリコン酸化膜１０９を取り除く。

次に、図示しないが、第２の島領域上の第１多結晶シリ
コン膜１０６と第１シリコン窒化膜１０５をホトリソグ
ラフィ技術を用いドライエッチングにより取り除いた後
、引きつづきレジストをマスクにして燐を１０ｌｂｃｍ
−”程度、第２の島領域にイオン注入する。その後レジ
ストを除去して熱処理を行うことにより、第２の島領域
を、Ｎ゛型埋込み拡散層１０２に達するコレクタ抵抗低
減用拡散６Ｊｆ　Ｍｉとする。

次に、第１図（Ｅ）に示すように、第１の島領域１５ １０３ａ上の第１多結晶シリコン膜１０６をマスクにし
て異方性エッチングを行って、前記第１多結晶シリコン
膜１０６に覆われていない領域の第１シリコン窒化膜１
０５を除去する。続いて酸化膜の異方性エッチングを行
って、同図のように第１の島領域１０３ａの側端部の表
面を露出させる。

この時、酸化膜のエッチング量によって、第１の島領域
１０３ａの表面の露出量が決定される。この露出量が後
に形成される不活性ベースの大きさとなる。

次に、第１図（Ｆ）に示すように全面に３０００〜５０
００人厚の第２多結晶シリコン膜１１１を形成する。続
いて、ホトリソグラフィ技術を用いて、第１の島領域１
０３ａ上の凸部（パッド酸化膜１０４．第１シリコン窒
化膜１０５，第１多結晶シリコン１１１１０６．第２多
結晶シリコン膜１１１の積層膜からなる）を取り囲むよ
うに平坦化用のレジストパターン１１２を形成する。続
いて再度レジストを塗布し、レジスト表面を平坦化した
後レジストと多結晶シリコンのエッチング速度が等１６ しくなるような条件で、レジストおよび第２，第１多結
晶シリコン膜１１１，１０６を、第１シリコン窒化膜１
０５の表面が露出するまでエッチングする。その後、残
存レジストを除去する。この工程により、第１図（Ｇ）
に示すように第１多結晶シリコン膜１０６はすべて除去
され、かつ第２多結晶シリコン膜１１１は、第１の島領
域１０３ａの側端部表面に接して第１シリコン窒化膜１
０５を除く表面上に、前記第１の島領域１０３ａから延
在するように残る。

次に、第２多結晶シリコン膜１１１表面を薄く酸化した
後、全面に硼素を１〜５　Ｘ　１　０　”ｃｍ−”程度
イオン注入し、その後、ホトリソグラフィ技術を用いて
ベース引出し電極領域確定のため、不必要な第２多結晶
シリコン膜１１１を取り除く。

次に、９００℃〜９５０゜Ｃで熱処理を行うことにより
、第１図（Ｈ）に示すように、第２多結晶シリコン膜１
１１からの硼素の拡散で第１の島領域１０３ａの側端部
内に不活性ベース領域１１４を形成し、同時に第２多結
晶シリコン膜１１１の表面を酸化して１５００〜２００
０Ａ厚の多結晶シリコン酸化膜１１３を形成する。

次に、リン酸のような窒化膜を選択的に溶解する溶液に
浸すことにより、第１シリコン窒化膜１０５を取り除き
開口部１１５を形成する。その後、第１図（Ｉ）に示す
ように全面にＣＶＤ酸化膜１１６（ｃＶＤ酸化膜の代わ
りにシリコン窒化膜や、スパッタ法により酸化膜を形成
してもよい）を形成する。

次に、異方性エッチングを、ＣＶＤ酸化膜１１６のエッ
チバックを行うことにより、第１図（Ｊ）に示すように
、開口部１１５部分の第２多結晶シリコン膜１１１側面
および多結晶シリコン酸化膜１１３側面に、残存ＣＶＤ
酸化膜１１６のサイドウォール１１６ａを形成する。そ
の後、該サイドウォール１１６ａで狭められた前記開口
部１１５を通して、硼素を１　〜５　Ｘ　１　０　”ｃ
ｕ＋−”程度、第１の島領域１０３ａにイオン注入した
後、９００゜Ｃ程度の熱処理を行うことにより、活性ベ
ース領域１１７を前記第１の島領域１０３ａ内に形成す
る。

１７ １８ 次に、異方性エッチングを行い、露出パッド酸化膜１０
４を取り除いたのち、第３多結晶シリコンｌｌＩ１１Ｂ
を全面に形成する。そして、この第３多結晶シリコン膜
１１８の表面を図示しないが薄く酸化した後、この第３
多結晶シリコン膜１１Ｂに砒素を１０”４１１−”程度
イオン注入する。その後、ホトリソグラフィ技術を用い
て第３多結晶シリコン膜１１８をエッチングして、第２
図（Ｋ）に示すように開口部１１５部分とその周辺領域
にエミッタ電極として、また図示しないコレクタ抵抗低
減用拡散領域上にコレクタ電極として第３多結晶シリコ
ン膜１１８を残した後、熱処理により第３多結晶シリコ
ン膜１１Ｂから砒素を拡散させることにより、前記活性
ベース領域１１７内にエミッタ領域１１９を形成する。

以上で素子が完戒する。

（発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、素子分ＩＩＩ　ＳＭ域形成時の１回の写真食刻工程
を行った後、不活性ベース領域．活性ベース領域．エミ
ッタ領域の全てを自己整合により形１９ 威することができるので、工程上マスク合せの余裕を一
切考慮する必要がなくなる。したがって、島領域を狭く
でき、この領域に形成されるバイポーラ型トランジスタ
に於ては同一の設計基準でベース面積を従来の４０％程
度に縮小することが可能となり、ペース・コレクタの接
合容量ＣＴＣが大幅に低減されるので、低消費電力で高
速動作性に優れたバイポーラ型半導体集積回路装置を得
ることが出来る。

【図面の簡単な説明】

第１図はこの発明のバイボーラ型半導体集積回路装置の
製造方法の一実施例を示す工程断面図、第２図は従来の
製造方法を示す工程断面図である。 １０１・・・Ｐ一型半導体基板、１０３・・・Ｎ一型エ
ピタキシャル層、１０３ａ・・・第１の島領域、１０５
・・・第１シリコン窒化膜、１０６・・・第１多結晶シ
リコン膜、１０７・・・第２シリコン窒化膜、１０８・
・・溝、１０９・・・多結晶シリコン酸化膜、１１０・
・・素子分離酸化膜、１１１・・・第２多結晶シリコン
膜、１１２・・・レジストパターン、１１３・・・多結
晶シリ２０ コン酸化膜、１１４・・・不活性ベース領域、１１５・
・・開口部、１１６・・・ＣＶＤ酸化膜、１１６ａ・・
・サイドウォール、１１７・・・活性ベース領域、１１
Ｂ・・・第３多結晶シリコン膜、１１９・・・エミッタ
領域。 ２１ １０３０ １０５０ 本発明の工程断面図 第１図 従来方法の工程断面図 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基体の表面上に第１の耐酸化性膜、第１の
   多結晶半導体層および第２の耐酸化性膜を順次積層した
   後、この３層膜をパターニングし、所定の領域上にのみ
   残す工程と、 （ｂ）その残存３層膜で覆われていない前記半導体基体
   の表面部に、前記第１の耐酸化性膜の下にアンダーカッ
   トを有する溝を形成するとともに、前記第１の多結晶半
   導体層をサイドエッチングし、第１の多結晶半導体層側
   面を後退させる工程と、（ｃ）その後、残存耐酸化性膜
   をマスクとして前記半導体基体を選択的に酸化すること
   により、前記溝部に素子分離酸化膜を形成し、同時に前
   記第１の多結晶半導体層も側面より酸化し酸化膜に変換
   することにより第１の多結晶半導体層の側面を後退させ
   る工程と、 （ｄ）その後、前記第２の耐酸化性膜と前記第１の多結
   晶半導体層側面の酸化膜を除去し、さらに前記第１の多
   結晶半導体層で覆われていない部分の前記第１の耐酸化
   性膜を除去する工程と、 （ｅ）その後、前記素子分離酸化膜で囲まれた前記半導
   体基体の島領域部の上の前記第１の多結晶半導体層およ
   び第１の耐酸化性膜をマスクとして、前記島領域の一部
   が露出するまで前記素子分離酸化膜をエッチングする工
   程と、 （ｆ）その後、第２の多結晶半導体層の全面形成、平坦
   化膜形成およびエッチバックにより、第２の多結晶半導
   体層を前記露出した島領域部分に接して該島領域から延
   在するように形成するとともに、島領域上の前記第１の
   多結晶半導体層を除去する工程と、 （ｇ）その後、前記第２の多結晶半導体層からの不純物
   拡散により、第１導電型の前記島領域の一部に第２導電
   型の不活性ベース領域を形成するとともに、第２の多結
   晶半導体層表面に第１の絶縁膜を形成する工程と、 （ｈ）その後、前記島領域上の前記第１の耐酸化性膜を
   除去して開口部を形成した後、この開口部部分で露出し
   た前記第２の多結晶半導体層側面およびその上の前記第
   １の絶縁膜側面に第２の絶縁膜によるサイドウォールを
   形成する工程と、 （ｉ）そのサイドウォールで狭められた前記開口部を通
   して前記島領域に第２導電型の不純物を導入し、前記不
   活性ベース領域に延在する活性ベース領域を形成する工
   程と、 （ｊ）その後、前記狭められた開口部部分に第１導電型
   不純物ドープの第３の多結晶半導体層を形成し、この第
   ３の多結晶半導体層からの不純物拡散により、前記活性
   ベース領域内に第１導電型のエミッタ領域を形成する工
   程とを具備してなるバイポーラ型半導体集積回路装置の
   製造方法。