JPH03225545A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03225545A JPH03225545A JP1931990A JP1931990A JPH03225545A JP H03225545 A JPH03225545 A JP H03225545A JP 1931990 A JP1931990 A JP 1931990A JP 1931990 A JP1931990 A JP 1931990A JP H03225545 A JPH03225545 A JP H03225545A
- Authority
- JP
- Japan
- Prior art keywords
- address
- read
- constitution
- information
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野〕
本発明は、システム構成の内容を示す情報を記憶する情
報処理装置に関する。
報処理装置に関する。
従来、システム内の制御のためにシステムを構成する機
器たとえばメモリの個数や割り当てアドレス、メモリ容
量などのシステム構成内容を示す情報を不揮発性メモリ
に格納し、動作時にその情報を利用するコンピュータ装
置が知られている。
器たとえばメモリの個数や割り当てアドレス、メモリ容
量などのシステム構成内容を示す情報を不揮発性メモリ
に格納し、動作時にその情報を利用するコンピュータ装
置が知られている。
たとえば可搬型のコンピュータ装置ではシステム構成情
報を用いて運搬時は内部メモリのみを使用し、据置き時
には固定ディスク装置などを拡張した構成で記憶装置を
使用している。
報を用いて運搬時は内部メモリのみを使用し、据置き時
には固定ディスク装置などを拡張した構成で記憶装置を
使用している。
しかしながら、従来この種情報処理装置ではシステム構
成に変更があるごとにユーザーは不揮発メモリの記憶内
容を更新しなければならず、その指示操作が煩雑である
という不具合があった。
成に変更があるごとにユーザーは不揮発メモリの記憶内
容を更新しなければならず、その指示操作が煩雑である
という不具合があった。
そこで、本発明の目的は、上述の点に鑑みて、ユーザー
のメモリの記憶内容の更新処理を簡略化することの可能
な情報処理装置を提供することにある。
のメモリの記憶内容の更新処理を簡略化することの可能
な情報処理装置を提供することにある。
このような目的を達成するために、本発明は、情報処理
装置を構成する機器の内容を示す構成情報を用いて前記
機器の動作制御を行う情報処理装置において、拡張機器
を接続した場合の前記構成情報を記憶しておく第1記憶
手段と前記拡張機器を接続しない場合の前記構成情報を
記憶しておく第2記憶手段と、前記拡張機器の接続の有
無を検知する検知手段と、該検知手段により前記拡張機
器の接続が検知されたときは第1記憶手段の構成情報の
読出しを許可し、前記検知手段により前記拡張機器の接
続無しが検知されたときは第2記憶手段の構成情報の読
出しを許可する記憶制御手段とを具えたことを特徴とす
る。
装置を構成する機器の内容を示す構成情報を用いて前記
機器の動作制御を行う情報処理装置において、拡張機器
を接続した場合の前記構成情報を記憶しておく第1記憶
手段と前記拡張機器を接続しない場合の前記構成情報を
記憶しておく第2記憶手段と、前記拡張機器の接続の有
無を検知する検知手段と、該検知手段により前記拡張機
器の接続が検知されたときは第1記憶手段の構成情報の
読出しを許可し、前記検知手段により前記拡張機器の接
続無しが検知されたときは第2記憶手段の構成情報の読
出しを許可する記憶制御手段とを具えたことを特徴とす
る。
(作 用1
本発明によれば、拡張機器の接続の有無に応じて、第1
.第2の記憶手段の中の構成情報の読取り対象の記憶手
段が切替えられる。
.第2の記憶手段の中の構成情報の読取り対象の記憶手
段が切替えられる。
このため、ユーザーは従来のように拡張機器の接続に際
して、構成情報を更新する必要がない。
して、構成情報を更新する必要がない。
[実施例]
以下、図面を参照して本発明実施例を詳細に説明する。
第1図は本発明を採用したコンピュータ装置の回路構成
を示す。
を示す。
第1図において、1は中央演算装置(CPU)であり、
システム・バス9に接続された各デバイスを総括的に制
御する。
システム・バス9に接続された各デバイスを総括的に制
御する。
2は不揮発性メモリ(第2記憶手段)であり、CP旧に
よって書き込まれる基本のシステム構成情報を格納する
。
よって書き込まれる基本のシステム構成情報を格納する
。
3はアドレス・デコーダであり、CPUIによって発生
したアドレスが、不揮発性メモリAに相当する場合に、
チップ・セレクト信号(CS)を発生する。
したアドレスが、不揮発性メモリAに相当する場合に、
チップ・セレクト信号(CS)を発生する。
4は、論理回路を組み合わせたゲート回路であり、スイ
ッチ5の状態に応じて、第2図の論理条件に基き、CS
の信号線を記憶制御手段として開閉する。
ッチ5の状態に応じて、第2図の論理条件に基き、CS
の信号線を記憶制御手段として開閉する。
スイッチ5は、拡張機器の装着の有無を検出する。スイ
ッチ5には接続時にオンされるメカニカル・スイッチま
たはコネクタの電位差に基き拡張機器の装着を検知する
電気的スイッチを用いる。
ッチ5には接続時にオンされるメカニカル・スイッチま
たはコネクタの電位差に基き拡張機器の装着を検知する
電気的スイッチを用いる。
6は不揮発性メモリ(第1記憶手段)であり、システム
拡張時のシステム構成情報を格納する。
拡張時のシステム構成情報を格納する。
7はアドレス・デコーダであり、CPUIが発生するア
ドレスが不揮発性メモリB6に相当する場合にCS信号
を発生する。ただし、本実施例の場合、不揮発性メモリ
A2と不揮発性メモリB6は同アドレスに割当られてい
る。
ドレスが不揮発性メモリB6に相当する場合にCS信号
を発生する。ただし、本実施例の場合、不揮発性メモリ
A2と不揮発性メモリB6は同アドレスに割当られてい
る。
8は、各種拡張機器であり拡張システム・バス10によ
って、本体側のシステム・バス9に接続される。
って、本体側のシステム・バス9に接続される。
このように構成されたコンピュータ装置において、運搬
時には本体側の基本部分のみの構成で使用する。この時
、CPUIがシステム構成情報を読もうとして読出しア
ドレスを発生するとアドレス・デコーダ3がこのアドレ
スに反応してC5信号を発生する。またスイッチ5はオ
フになっているので、ゲート回路4は、アドレス・デコ
ーダ3からのC3信号を、そのまま不揮発性メモリA2
に送る。
時には本体側の基本部分のみの構成で使用する。この時
、CPUIがシステム構成情報を読もうとして読出しア
ドレスを発生するとアドレス・デコーダ3がこのアドレ
スに反応してC5信号を発生する。またスイッチ5はオ
フになっているので、ゲート回路4は、アドレス・デコ
ーダ3からのC3信号を、そのまま不揮発性メモリA2
に送る。
これで不揮発性メモリA2が選択され、CPUIとの間
で読み書きが行われる。
で読み書きが行われる。
一方、据置き時に拡張して使用する場合、第1図全体の
構成となる。この時、CPLIIがシステム構成情報を
読もうとしてアドレスを発生すると、今度は、アドレス
・デコーダ3とアドレス・デコーダ7の両方が反応して
各々CS信号を発生する。ただし、スイッチ5がオンと
なっているため、アドレス・デコーダ3の発生したC3
信号は、ゲート回路4によって阻止される。そこでアド
レス・デコーダ7の発生したC5信号によって、不揮発
性メモリB6が選択され、CPUIとの間で読み書きが
行われることとなる。
構成となる。この時、CPLIIがシステム構成情報を
読もうとしてアドレスを発生すると、今度は、アドレス
・デコーダ3とアドレス・デコーダ7の両方が反応して
各々CS信号を発生する。ただし、スイッチ5がオンと
なっているため、アドレス・デコーダ3の発生したC3
信号は、ゲート回路4によって阻止される。そこでアド
レス・デコーダ7の発生したC5信号によって、不揮発
性メモリB6が選択され、CPUIとの間で読み書きが
行われることとなる。
第2図は、ゲート回路4のC3信号に対する制御手順を
示したフローチャート図である。第2図のステップS1
では、アドレス・デコーダ3からのC3信号線の状態を
読み取り、ステップS2においてC8信号がなければ本
手順を終了する。次にステップS3ではスイッチ5の状
態を読み取り、ステップS4において、スイッチがオン
ならば拡張構成状態にあるので、そのまま本手順を終了
する。逆にスイッチがオフならば基本構成状態にあるの
で―ステップS5において、不揮発性メモリA2にC8
信号を送り、lサイクルを終了する。
示したフローチャート図である。第2図のステップS1
では、アドレス・デコーダ3からのC3信号線の状態を
読み取り、ステップS2においてC8信号がなければ本
手順を終了する。次にステップS3ではスイッチ5の状
態を読み取り、ステップS4において、スイッチがオン
ならば拡張構成状態にあるので、そのまま本手順を終了
する。逆にスイッチがオフならば基本構成状態にあるの
で―ステップS5において、不揮発性メモリA2にC8
信号を送り、lサイクルを終了する。
以上、説明したように、本実施例では拡張装置の有無に
応じて、構成情報を切換えるので、ユーザーの構成情報
の書き換え処理が必要なくなる。
応じて、構成情報を切換えるので、ユーザーの構成情報
の書き換え処理が必要なくなる。
また、従来では内部メモリと拡張用メモリの割当てアド
レスを別個に行っていたが、本実施例では構成情報の自
動切換えが可能となるので、拡張用メモリの割当てアド
レスに拡張用メモリを接続しないときのアドレス空間を
使用することも可能であり、アドレス空間を有効使用す
ることができる。
レスを別個に行っていたが、本実施例では構成情報の自
動切換えが可能となるので、拡張用メモリの割当てアド
レスに拡張用メモリを接続しないときのアドレス空間を
使用することも可能であり、アドレス空間を有効使用す
ることができる。
C発明の効果〕
以上説明したように、本発明によれば、システムの基本
構成時と拡張構成時とで構成情報を格納した記憶手段の
読出し対象を自動的に切替えることによりユーザーの指
示操作を簡単にすることが可能となる。
構成時と拡張構成時とで構成情報を格納した記憶手段の
読出し対象を自動的に切替えることによりユーザーの指
示操作を簡単にすることが可能となる。
第1図は、本発明実施例のコンピュータ装置の回路構成
を示すブロック図、 第2図は第1図のゲート回路4の動作手順を示すフロー
チャートである。 l・・・CPU 、 2・・・不揮発性メモリ、 3・・・アドレス・デコーダ、 4・・・ゲート回路、 5・・・スイッチ、 6・・・不揮発性メモリ、 7・・・アドレス・デコーダ、 8・・・各種拡張機器、 9・・・システム・バス、 lO・・・拡張システム・バス。
を示すブロック図、 第2図は第1図のゲート回路4の動作手順を示すフロー
チャートである。 l・・・CPU 、 2・・・不揮発性メモリ、 3・・・アドレス・デコーダ、 4・・・ゲート回路、 5・・・スイッチ、 6・・・不揮発性メモリ、 7・・・アドレス・デコーダ、 8・・・各種拡張機器、 9・・・システム・バス、 lO・・・拡張システム・バス。
Claims (1)
- 【特許請求の範囲】 情報処理装置を構成する機器の内容を示す構成情報を用
いて前記機器の動作制御を行う情報処理装置において、 拡張機器を接続した場合の前記構成情報を記憶しておく
第1記憶手段と、 前記拡張機器を接続しない場合の前記構成情報を記憶し
ておく第2記憶手段と、 前記拡張機器の接続の有無を検知する検知手段と、 該検知手段により前記拡張機器の接続が検知されたとき
は第1記憶手段の構成情報の読出しを許可し、 前記検知手段により前記拡張機器の接続無しが検知され
たときは第2記憶手段の構成情報の読出しを許可する記
憶制御手段と を具えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1931990A JPH03225545A (ja) | 1990-01-31 | 1990-01-31 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1931990A JPH03225545A (ja) | 1990-01-31 | 1990-01-31 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225545A true JPH03225545A (ja) | 1991-10-04 |
Family
ID=11996089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1931990A Pending JPH03225545A (ja) | 1990-01-31 | 1990-01-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225545A (ja) |
-
1990
- 1990-01-31 JP JP1931990A patent/JPH03225545A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5915080A (en) | Reprogramming device of a flash memory | |
| JPH03225545A (ja) | 情報処理装置 | |
| JP3956305B2 (ja) | 不揮発性半導体記憶装置およびデータ処理装置 | |
| JPH0554009A (ja) | プログラムロード方式 | |
| JPH0581145A (ja) | Eepromへのデータ書き込み回路 | |
| JP4123345B2 (ja) | 不揮発性メモリ内蔵マイクロコンピュータ | |
| JPH03231342A (ja) | 情報処理装置 | |
| JPS607529A (ja) | バツフアメモリ装置 | |
| US5151980A (en) | Buffer control circuit for data processor | |
| JP2000003307A (ja) | メモリ制御装置及び制御方法 | |
| JP3190735B2 (ja) | メモリチップセレクト切換回路 | |
| JPH06103056A (ja) | アドレス制御装置 | |
| JP2000250759A (ja) | フラッシュメモリのブートブロック書き込み方法 | |
| JP2847729B2 (ja) | 情報処理装置 | |
| JPH03127126A (ja) | 情報処理装置 | |
| JPH0934776A (ja) | 情報処理装置および方法 | |
| JPS63317857A (ja) | メモリアクセス回路 | |
| JPS61131049A (ja) | 記憶装置内容の掃出し保存方式 | |
| JPS5914061A (ja) | メモリバンク切換回路 | |
| JPH0232440A (ja) | 記憶装置 | |
| JPH0341538A (ja) | 主記憶装置 | |
| JPH04263198A (ja) | メモリ装置 | |
| JPH08195098A (ja) | フラッシュメモリ装置 | |
| JPH08166905A (ja) | キャッシュメモリ制御方法 | |
| JPH0340148A (ja) | 命令キャッシュメモリ装置 |