JPH03225673A

JPH03225673A - ディスクコントローラ

Info

Publication number: JPH03225673A
Application number: JP1905690A
Authority: JP
Inventors: Toshiyuki Izeki; 利之井関; Shoichi Miyazawa; 章一宮沢; Hiroshi Kurihara; 博司栗原; Tsuguyoshi Hirooka; 広岡　嗣善; Yukie Yamazaki; 山崎　雪絵; Yuji Shimada; 島田　勇治
Original assignee: Hitachi Ltd; Hitachi Microsoftware Systems Inc
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1990-01-31
Filing date: 1990-01-31
Publication date: 1991-10-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディスクドライブ装置を制御するディスクコ
ントローラに関する。

〔従来の技術〕

従来の装置は、アダブチツク社のハードディスクコント
ローラＡｌＣ−６１０のユーザーズマニュアル記載のよ
うに、ハードディスク装置から送られてくる読み取りデ
ータ（リードデータ）は、シリアルデータであり、これ
を８ビツトのパラレルデータに変換してからホストコン
ピュータに転送している。

近年、パーソナルコンピュータ等のホストコンピュータ
は、内部のシステムデータバスは１６ビツトまた３２ビ
ツトが主流となり、そのデータ処理速度゛も高速化され
ている。しかし、ハードディスク装置のデータバスは８
ビツトが主流であり、ホスト側と比べると転送速度も遅
い。また、ホストコンピュータで、取り扱う情報量も増
し、ハードディスク装置等の外部記録装置に対するデー
タの書き込み／読み出しを行うデータ容量や回数が多く
なっている。従って、ホスト側の処理速度に対して、外
部記録装置の転送速度が遅いと、いくら、ホスト側の処
理能力を上げたところで、システム全体の処理能力は向
上しない。

そこで、ハードディスク装置のシリアルデータの転送速
度を向上させれば良いのだが、ハードディスク装置の記
録媒体の記録密度を飛やく的に向上させることは難しい
、また、Ａ　Ｉ　Ｃ−６１０の様にシリアルデータであ
るリードデータをパラレルデータに変換する回路は、ゲ
ートの遅延等の問題もあり、これも飛躍的に高速動作能
力を向上させることは難しい。

そこで、従来は、８ビツトのパラレルデータを１ビツト
のシリアルデータに変換して、ハードディスク装置に送
り、記録媒体の片面だけに記録していたが、例えば、８
ビツトのパラレルデータを２ビツトのパラレルデータに
変換し、同時に記録媒体の両面に書き込めば、従来の記
録媒体と電子回路技術だけで、二倍の転送速度の向上が
図れる。

しかし、この書き込みデータ（ライトデータ）を読み取
る場合、記録媒体からデータを読み取るヘッドが空気抵
抗等により、微変動したり、記録媒体が回転中に、外部
からの振動等で、歪みを起こしたりして、両面のリード
データは、それぞれ位相のずれたものになる。

従って、二つのり一ドデータを位相差を無視して、同一
のクロッを用いて、８ビツトに変換すると、ライトデー
タとは全く異なったデータを読み取ってしまう恐れがあ
る。

〔発明が解決しようとする課題〕

上記従来技術は、ディスク装置の記録媒体の記録密度や
電子回路の高速動作能力、さらに、記録・再生ヘッドの
微変動や記録媒体の歪の点について考慮がされておらず
、記録したデータを正常に再生できないという問題があ
った。

本発明の目的は、記録したデータを正常に再生するため
、さらに高速なデータ転送処理が行えるディスクコント
ローラを提供することにある。

［課題を解決するための手段〕上記目的を達成するために、リードタイミング生成回路
とバイトクロック生成回路と、複数のリードデータをそ
れぞれ処理する同期ビット検出回路とＦＩＦＯ回路とシ
フトレジスタを設け、さらに、他のバイトクロック生成
回路と複数のライトデータをそれぞれ出力する他のシフ
トレジスタを設けたものである。

〔作用〕

リードタイミング生成回路は、ＦＩＦＯ回路からシフト
レジスタへのデータ転送のタイミングを生成するもので
あり、バイトクロック生成回路は、ディスク装置から読み取っ
たデータが、シフトレジスタに格納するのを終えた事を
示すバイトクロック生成するものである。

また、同期ビット検出回路は、読み取ったデータの有効
データの先頭ビットを検出し検出後のデータをＦＩＦＯ
回路に転送するものであり、ＦＩＦＯ回路は公知のもの
であり、出力データは、シフトレジスタに転送される。

また、シフトレジスタは、ＦＩＦＯ回路の出力データを
取り込み、順次、シフトし、さらにパラレル出力するシ
リアル／パラレル変換器である。

また、他のバイトクロック生成回路は、他のシフトレジ
スタにパラレルデータを格納するタイミングを示すバイ
トクロックを生成するものであり、他のシフトレジスタ
は、パラレルの入力データをシリアル出力するパラレル
／シリアル変換器である。

〔実施例〕

以下、本発明の一実施例を、第１図、第２図、第３図、
第４図、第５図、第６図、第７図により説明する。

第１図は、本発明の一実施例のリードデータを処理する
ブロック図である。

第２図は、リードタイミング生成回路図である。

第３図は、リードタイミング生成回路の入出力信号のタ
イミング図である。

第４図は、同期ビット検出回路となる一例を示す回路図
である。

第５図は、同期ビット検出回路の入出力信号タイミング
を示す図である。

第６図は、本発明のライトデータを処理するブロック図
である。

第７図は、本発明のリードデータを処理する他のブロッ
ク図である。

第１図、および、第２図、第３図、第４図、第５図を用
いて、二つのリードデータを８ビツトのパラレルデータ
に変換する処理について述べる。

第１図に示す様に、ドライブは＃１と＃２があり、それ
ぞれ異なった記録／再生ヘッドからデータが読み取られ
、ドライブ＃１からは、ＲＤＴ　１にリードデータが出
力され、このデータに同期したクロックがＲＣＬＫＩに
出力される。同様にドライブ＃２からは、ＲＤＴ２にリ
ードデータ、ＲＣＬＫ２に同期したクロックが出力され
る。

これらのＲＤＴｌ、２とＲＣＬＫＩ、２は、同期ビット
検出回路１１．１２に入力される。同期ビット検出回路
１１．１２は、ＲＤＴｌ、２の有効なデータの先頭の１
ビツト、もしくは、数ビットを検出するためのものであ
る。

通常リードデータの有効データの直前のデータは、約１
０バイト程度の全てＯＯＨのパターンで、図示していな
いデータセパレータでリードデータに同期したクロック
を得るために用いられる。

そこで、もし有効データの先頭を１ビツトだけで検出す
るならば、同期ビット検出回路１１．１２は第４図に示
す回路構成となる。この動作内容を第５図を用いて説明
する。まず、Ｆ／Ｆｉｌｌをリセット信号を入力して、
リセットしておく。リードデータＲＤＴ１は、最初’　
００’　Ｈが続くが、有効データの先頭を示す１“とな
るとＦ　／　Ｆ　１１１はセットされＡＮＤ１１２に９
１′を出力する。これにより、ＲＣＬＫＩは、Ｄｌｌに
出力される。

ここでは、有効データの先頭を示すのを１ビツトとした
が、回路構成により、２ビツト、もしくは、それ以上に
することも可能である。

ドライブ＃１．＃２から読み取られたリードデータＲＤ
ＴＩ、２から、同期ビット検出回路１１．１２において
、有効データを検出後、有効データＤｌｌ、Ｄ１２とそ
れぞれに同期したクロックＣ１１゜Ｃ１２をＦＩＦ○２
１，２２に出力する。

Ｆ　Ｉ　Ｆ　０２１，２２は、公知のＦＩＦＯ回路であ
る。

ので説明は省略する。ＦＩＦ○２１．２２は、リードデ
ータＲＤＴ１とＲＤＴ２の位相差を吸収し、同位相のデ
ータにするものであるので、ＦＩＦＯ回路を何ビット構
成にするかは、ドライブ＃１と＃２の性能の差によって
決まるものであり、１ビツトまた十数ビットになること
も予想できる。

Ｆ　Ｉ　Ｆ　０２１．２２からは、内部にデータが格納
されていない事を示すＥＰＭ２１，２２を出力する。こ
の信号は負論理であり、０１の時が、データが未格納で
ある。

リードタイミング生成回路１は、ＥＭＰ２１，２２を入
力して、Ｆ　Ｉ　ＦＯ２１，２２からシフトレジスタ３
１、３２にデータを転送するための制御信号ＲＤを出力
する。

リードタイミング生成回路１は、例えば、第２図に示す
回路構成となる。この動作内容を第３図を用いて説明す
る。Ｎ　Ａ　Ｍ　Ｄ　１０３は、Ｅ　Ｍ　Ｐ　２１，２
２の入力で、ＥＰＭの出力を得る。ＥＭＰとＦ／Ｆ１０
１の出力Ｑを○Ｒ１０２に入力し、その出力をＦ／Ｆ１
０１のＤに入力する。すなわち、Ｆ　Ｉ　Ｆ　０２１，
２１にデータが格納され、ＥＭＰ２１，２２がともに９
１１になった時に、Ｆ　／　Ｆ　１０１の出力Ｑがその
まま人力りに反映される。従って、ビットクロックの入
力により、出力ＲＤが反転を繰り返す。

このＲＤにより、Ｆ　Ｉ　ＦＯ２１，２２からデータを
Ｄ２Ｌ、　２２を介して、シフトレジスタに書き込む。

シフトレジスタ３１．３２は、この場合、４ビツト構成
でＲＤ倍信号データを取り込みながらシフトしそのデー
タをＩ）ｙｏ〜３にパラレルに出力する。

なお、ビットクロックはＲＤＣＬＫＩ、２以上の周波数
のクロックである。

シフトレジスタ３１．３２に、それぞれ、４ビツト分の
データがそろったことを外部に知らせるのがバイトクロ
ック生成回路Ａ２である。バイトクロック生成回路Ａ２
は、ＲＤを１／４分周して、バイトクロックを生成する
。

このようにして、２ビツトの位相の違うリードデータを
８ビツトのパラレルデータに変換する。

次に第６図を用いて、８ビツトのパラレルデータを２ビ
ツトに変換して、ドライブ＃１，３２にそれぞれ書き込
む処理について説明する。

バイトクロック生成回路Ｂ３は、ライトクロックを１／
４分周して、バイトクロックとして出力する。バイトク
ロックにより、データバスＤ○〜７の内容をシフトレジ
スタ４１．４２に読み取る。

シフトレジスタ４１．４２は、４ビツトのシフトレジス
タでライトクロックにより、パラレルデータをシリアル
データに変換して、ドライブ＃１゜＃２に転送する。

以上の説明は、ドライブ＃１．＃２の２つの記録／再生
ヘッドを用いて、８ビツトのパラレルデータの書き込み
、または、読み取りを行う場合についてであった。しか
し、ドライブ＃１．＃ｎのｎ個のヘッドを用い、ｍビッ
トのパラレルデータの書き込み、または、読み取りも行
える。例えば、第７図に示すような、ドライブ＃１〜８
の八個のヘッドを用い、８ビツトパラレルデータの構成
が可能で、この場合、ｎ　＝　ｍであるため、シフトレ
ジスタおよびバイトクロック生成回路は省略できる。

また、この場合のライト処理回路も、シフトレジスタお
よびバイトクロック生成回路が省略できる。

本実施例によれば、複数のリードデータの位相が異っな
でも、ライトデータを正常に再生でき、転送速度の向上
が図れる。

〔発明の効果〕

本発明によれば、複数の記録／再生ヘッドを用いてデー
タの書き込み、読み取りを行なっても、それぞれのリー
ドデータの位相差を吸収できるので、高速なデータ転送
が行える。

【図面の簡単な説明】

第１図は本発明の一実施例のリードデータ処理するブロ
ック図、第２図はリードタイミング生成回路のブロック
図、第３図はリードタイミング生成回路の入出力信号の
タイミング図、第４図は同期ビット検出回路のブロック
図、第５図は同期ビット検出回路の入出力信号のタイミ
ング図、第６図は本発明のライトデータ処理のブロック
図、第７図は本発明のリードデータ処理の他のブロック
図である。１１．１２・・・同期ビット検出回路、２１．２２・・
・ＦＩＦ○、３１．３２・・・シフトレジスタ、１・・・リードタイミング生成回路。２・・・バイトクロック生成回路。／ニア・纂２図ＭＰ２ｆビ・／トクロー１７島図Ｄ／７集仝図栴図集図ホスト

Claims

【特許請求の範囲】１、リードタイミング生成回路と、バイトクロック生成
回路と、複数のリードデータをそれぞれ処理する同期ビ
ット検出回路と、ＦＩＦＯ回路と、シフトレジスタとか
らなることを特徴とするディスクコントローラ。２、前記バイトクロック生成回路と複数のライトデータ
を出力するシフトレジスタとからなることを特徴とする
請求項１に記載のディスクコントローラ。