JPH03226831A - ２↑ｎ倍演算回路 - Google Patents
２↑ｎ倍演算回路Info
- Publication number
- JPH03226831A JPH03226831A JP2249890A JP2249890A JPH03226831A JP H03226831 A JPH03226831 A JP H03226831A JP 2249890 A JP2249890 A JP 2249890A JP 2249890 A JP2249890 A JP 2249890A JP H03226831 A JPH03226831 A JP H03226831A
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- shift
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
浮動小数点形式のデータの２″倍演算回路に関し、
浮動小数点形式のデータを取り扱うＤＳＰで、２″倍或
いは１／２”倍する時、算術シフト命令が使用出来る２
″倍演算回路の提供を目的とし、アキュムレータにロー
ドされた浮動小数点形式のデータの指数及び２″倍する
場合の指数ｎを加算部に入力し、加算結果を該アキュム
レータにロードされた浮動小数点形式のデータの指数と
するように構成する。
いは１／２”倍する時、算術シフト命令が使用出来る２
″倍演算回路の提供を目的とし、アキュムレータにロー
ドされた浮動小数点形式のデータの指数及び２″倍する
場合の指数ｎを加算部に入力し、加算結果を該アキュム
レータにロードされた浮動小数点形式のデータの指数と
するように構成する。
本発明は、ディジタル信号処理回路（以下ＤＳＰと称す
）にて浮動小数点形式のデータを２″倍或いは１／２”
倍する場合、固定小数点形式のデータの場合と同様に算
術シフト命令にて可能とする２ガ倍演算回路に関する。
）にて浮動小数点形式のデータを２″倍或いは１／２”
倍する場合、固定小数点形式のデータの場合と同様に算
術シフト命令にて可能とする２ガ倍演算回路に関する。
ＤＳＰは、現在固定小数点形式のデータを取り扱うもの
と、浮動小数点形式のデータを取り扱うものとに大別さ
れ、これ等は、必要とされる精度や、ダイナミックレン
ジにより選択される。
と、浮動小数点形式のデータを取り扱うものとに大別さ
れ、これ等は、必要とされる精度や、ダイナミックレン
ジにより選択される。
両者とも、演算命令の殆どは共通であるが、固定小数点
形式のデータを２・倍或いは１／２″倍する場合に用い
られる、レジスタは少な（でよ（、ステップ数も少ない
算術シフト命令は、浮動小数点形式のデータに用いても
意味がない。
形式のデータを２・倍或いは１／２″倍する場合に用い
られる、レジスタは少な（でよ（、ステップ数も少ない
算術シフト命令は、浮動小数点形式のデータに用いても
意味がない。
一方、様々な信号処理では、ハードウェア簡単化の為に
、２ｒ′倍或いは１／２”倍に近似なものは、２’倍或
いは１／２′″倍とする為に、２″倍或いは１／２’倍
とするアルゴリズムが多く、浮動小数点形式のデータの
場合でも算術シフト命令にて２″倍或いは１／２”倍出
来るものであることが望ましい。
、２ｒ′倍或いは１／２”倍に近似なものは、２’倍或
いは１／２′″倍とする為に、２″倍或いは１／２’倍
とするアルゴリズムが多く、浮動小数点形式のデータの
場合でも算術シフト命令にて２″倍或いは１／２”倍出
来るものであることが望ましい。
第３図は固定小数点形式のデータの表現及び算術シフト
及び２″倍する時のシフト命令を示す図、第４図は１例
の浮動小数点形式のデータの表現及び２ｎ′倍する時の
命令を示す図、第５回は従来例の浮動小数点形式のデー
タの加算回路である。
及び２″倍する時のシフト命令を示す図、第４図は１例
の浮動小数点形式のデータの表現及び２ｎ′倍する時の
命令を示す図、第５回は従来例の浮動小数点形式のデー
タの加算回路である。
固定小数点形式のデータは第３図（Ａ）（ａ）に示す如
く、２の補数表現の固定小数点で表されており先頭は符
号ビットであり、数式で示すと第３図（Ａ）（ｂ）に示
す通りである。
く、２の補数表現の固定小数点で表されており先頭は符
号ビットであり、数式で示すと第３図（Ａ）（ｂ）に示
す通りである。
固定小数点形式のデータを、算術右シフトすると、第３
図（Ｂ）に示す如く、符号を拡張して行い、ｎビットシ
フトすることは、元の値を１／２７倍することに等しく
、ｎビット算術左シフトすることは、元の値を２”倍す
ることに等しい。
図（Ｂ）に示す如く、符号を拡張して行い、ｎビットシ
フトすることは、元の値を１／２７倍することに等しく
、ｎビット算術左シフトすることは、元の値を２”倍す
ることに等しい。
２″倍する時の命令を示すと、第３図（Ｃ）に示す如（
で、（１）アキュムレータに２″倍するデータをロード
、（２）左にｎビットシフト、（３）アキュムレータか
らメモリにロード、となり、３ステツプで可能となる。
で、（１）アキュムレータに２″倍するデータをロード
、（２）左にｎビットシフト、（３）アキュムレータか
らメモリにロード、となり、３ステツプで可能となる。
勿論、１／２”倍する時は、左シフトを、右にｎビット
シフトとする命令とすることで可能となる。
シフトとする命令とすることで可能となる。
浮動小数点形式のデータは第４図（Ａ）（ａ）に示す如
く、符号ビット、指数部の指数ｅ、仮数部の仮数ｆを示
す部分よりなり、指数は、正の数とする為にオフセット
値ａ（例えば１２７）を加えた値ｅとなっている。
く、符号ビット、指数部の指数ｅ、仮数部の仮数ｆを示
す部分よりなり、指数は、正の数とする為にオフセット
値ａ（例えば１２７）を加えた値ｅとなっている。
これを数式で示すと、第４図（Ａ）（ｂ）に示す通りで
ある。
ある。
この場合算術シフトすることは意味がなく、２０倍する
時の命令を示すと、第４図（Ｂ）に示す如く、（１）被
乗数レジスタＡに２ｎ倍するデータをロード、（２）２
”倍の値を乗数レジスタＢにロード、（３）乗算、（４
）乗算結果をレジスタＰにロードの４ステツプとステッ
プ数が算術シフトの場合より１ステップ多くなり、又レ
ジスタとしてＡ、Ｂ、Ｐが必要でレジスタ数が多くなる
。
時の命令を示すと、第４図（Ｂ）に示す如く、（１）被
乗数レジスタＡに２ｎ倍するデータをロード、（２）２
”倍の値を乗数レジスタＢにロード、（３）乗算、（４
）乗算結果をレジスタＰにロードの４ステツプとステッ
プ数が算術シフトの場合より１ステップ多くなり、又レ
ジスタとしてＡ、Ｂ、Ｐが必要でレジスタ数が多くなる
。
ここで、浮動小数点形式のデータの加算回路につき第５
図を用いて説明しておく。
図を用いて説明しておく。
第５図は、アキュムレータ１にロードした第１の浮動小
数点形式のデータＸと、レジスタ３にロードした第２の
浮動小数点形式のデータＹとの加算を行うもので、Ｘ、
Ｙの符号はセレクタ４に入力し、又Ｘ、Ｙの指数はセレ
クタ５及び減算器６に入力し、セレクタ４．５では絶対
値の大きな指数の方のものを選択し、選択された符号は
セレクタ１２に入力し、選択された指数は減算器２に入
力し、減算器６では指数の差が求められ、求められた値
は右シフト部９に入力する。
数点形式のデータＸと、レジスタ３にロードした第２の
浮動小数点形式のデータＹとの加算を行うもので、Ｘ、
Ｙの符号はセレクタ４に入力し、又Ｘ、Ｙの指数はセレ
クタ５及び減算器６に入力し、セレクタ４．５では絶対
値の大きな指数の方のものを選択し、選択された符号は
セレクタ１２に入力し、選択された指数は減算器２に入
力し、減算器６では指数の差が求められ、求められた値
は右シフト部９に入力する。
又Ｘ、Ｙの仮数はセレクタ７．８に入力し、セレクタ８
では指数の大きい方を選択して加算器１■に入力し、セ
レクタ７では指数の小さい方を選択し右シフト部９に入
力し、減算器６より人力する指数の差だけ右シフトし、
反転制御部１０に入力し、減算となる時は反転制御し、
加算器１１に入力する。
では指数の大きい方を選択して加算器１■に入力し、セ
レクタ７では指数の小さい方を選択し右シフト部９に入
力し、減算器６より人力する指数の差だけ右シフトし、
反転制御部１０に入力し、減算となる時は反転制御し、
加算器１１に入力する。
加算器１１では、加算の時は加算し、減算の時はキャリ
入力１を入力して加算し、加算結果を補数器１３に入力
し、又符号はセレクタ１２に入力する。
入力１を入力して加算し、加算結果を補数器１３に入力
し、又符号はセレクタ１２に入力する。
補数器１３では、加算器１１での加算結果が負の時は補
数をとり、正の時はその侭、左シフト部１６及びブライ
オリチイエンコーダ１４に入力する。
数をとり、正の時はその侭、左シフト部１６及びブライ
オリチイエンコーダ１４に入力する。
ブライオリチイエンコーダ１４では、最初の１がどこに
あるかを見つけ、左シフト部１６に入力した値を１．ｆ
の形にするように左シフトし、仮数として出力する。
あるかを見つけ、左シフト部１６に入力した値を１．ｆ
の形にするように左シフトし、仮数として出力する。
又この左シフトする値を、プライオリチイエンコーダ１
４より減算器２に入力し、セレクタ５より入力している
指数との減算を行い指数として出力する。
４より減算器２に入力し、セレクタ５より入力している
指数との減算を行い指数として出力する。
セレクタ１２では、Ｘ、Ｙの指数が等しい時は、加算器
１１よりの符号を選択し、Ｘ、 Ｙの指数が等しくない
時はセレクタ４よりの符号を選択し、符号として出力す
る。
１１よりの符号を選択し、Ｘ、 Ｙの指数が等しくない
時はセレクタ４よりの符号を選択し、符号として出力す
る。
出力された加算結果の、符号、指数、仮数はアキュムレ
ータｌにロードされる。
ータｌにロードされる。
しかしながら、上記説明の如く、従来の浮動小数点形式
のデータを取り扱うＤＳＰでは、２″倍或いは１／２・
倍する時、算術シフト命令が使用出来なく、２″倍或い
は１／２″倍する時の命令のステップ数が多く又レジス
タが多く必要となる問題点がある。
のデータを取り扱うＤＳＰでは、２″倍或いは１／２・
倍する時、算術シフト命令が使用出来なく、２″倍或い
は１／２″倍する時の命令のステップ数が多く又レジス
タが多く必要となる問題点がある。
本発明は、浮動小数点形式のデータを取り扱うＤＳＰで
、２″倍或いは１／２’倍する時、算術シフト命令が使
用出来る２″倍演算回路の提供を目的としている。
、２″倍或いは１／２’倍する時、算術シフト命令が使
用出来る２″倍演算回路の提供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、アキュムレータ１にロードされた浮
動小数点形式のデータの指数及び２″倍する場合の指数
ｎを加算部２に入力し、加算結果を該アキュムレータ１
にロードされた浮動小数点形式のデータの指数とする。
動小数点形式のデータの指数及び２″倍する場合の指数
ｎを加算部２に入力し、加算結果を該アキュムレータ１
にロードされた浮動小数点形式のデータの指数とする。
本発明によれば、算術シフト命令により指定されたシフ
ト数ｎは、加算部２に入力し、２０倍する時は加算１／
２’倍する時は減算し、加算結果は、アキュムレータ１
にロードされた浮動小数点形式のデータの指数となるの
で、固定小数点形式のデータを、２″倍或いは１／２ｎ
倍する時の、第３図（Ｃ）に示す３ステツプの命令で実
行可能となり、又レジスタも、アキュムレータがあれば
可能となり、レジスタは不要となる。
ト数ｎは、加算部２に入力し、２０倍する時は加算１／
２’倍する時は減算し、加算結果は、アキュムレータ１
にロードされた浮動小数点形式のデータの指数となるの
で、固定小数点形式のデータを、２″倍或いは１／２ｎ
倍する時の、第３図（Ｃ）に示す３ステツプの命令で実
行可能となり、又レジスタも、アキュムレータがあれば
可能となり、レジスタは不要となる。
路を追加したブロック図である。
第２図にて、第５図の従来例の加算回路と異なる点は、
加算以外に、１／２ｎ倍又−１ｉ９−２″倍演算を行う
ようにする為に、ブライオリチイエンコーダ１４の出力
か、算術シフト命令にて指示されたシフト数ｎかを選択
して減算器２へ入力させるセレクタ１５及び、加算回路
の出力の符号が、アキュムレータ１にロードしたデータ
の符号かを選択出力するセレクタ１７及び、加算回路の
出力の仮数か、アキュムレータｌにロードしたデータの
仮数かを選択出力するセレクタ１８を設け、１／２″倍
の演算又←２″倍の演算を行う時は、セレクタ１５は、
算術シフト命令にて指示されたシフト数ｎを選択出力し
、セレクタ１７は、アキュムレータ１にロードしたデー
タの符号を選択出力し、セレクタ１８は、アキュムレー
タ１にロードしたデータの仮数を選択出力するようにし
た点であり、この異なる点を中心に以下説明する。
加算以外に、１／２ｎ倍又−１ｉ９−２″倍演算を行う
ようにする為に、ブライオリチイエンコーダ１４の出力
か、算術シフト命令にて指示されたシフト数ｎかを選択
して減算器２へ入力させるセレクタ１５及び、加算回路
の出力の符号が、アキュムレータ１にロードしたデータ
の符号かを選択出力するセレクタ１７及び、加算回路の
出力の仮数か、アキュムレータｌにロードしたデータの
仮数かを選択出力するセレクタ１８を設け、１／２″倍
の演算又←２″倍の演算を行う時は、セレクタ１５は、
算術シフト命令にて指示されたシフト数ｎを選択出力し
、セレクタ１７は、アキュムレータ１にロードしたデー
タの符号を選択出力し、セレクタ１８は、アキュムレー
タ１にロードしたデータの仮数を選択出力するようにし
た点であり、この異なる点を中心に以下説明する。
算術シフト命令を用いる時は、強制的にアキュムレータ
１の指数を、セレクタ５を通して減算器２に入力する。
１の指数を、セレクタ５を通して減算器２に入力する。
セレクタ１５は、算術シフト命令にて指示されたシフト
数ｎを選択出力して減算器２に入力するようにし、セレ
クタ１７１８では、アキュムレータ１にロードした符号
、仮数を選択出力するようにする。
数ｎを選択出力して減算器２に入力するようにし、セレ
クタ１７１８では、アキュムレータ１にロードした符号
、仮数を選択出力するようにする。
そして、固定小数点形式のデータを１／２”倍２″倍す
る場合と同じく、第３図（Ｃ）に示す、（１）アキュム
レータに２″倍（又は１／２”倍）するデータをロード
、（２）１／２”倍の時はｎ、２ｆｉ倍の時は−ｎシフ
ト、（３）アキュムレータからメモリにロードの命令を
出すと、減算器２にて、アキュムレータ１にロードされ
ているデータの指数より、ｎが減算されたり、加算され
、アキュムレータ１にロードされているデータの指数と
置き代えられ、メモリにロードされる。
る場合と同じく、第３図（Ｃ）に示す、（１）アキュム
レータに２″倍（又は１／２”倍）するデータをロード
、（２）１／２”倍の時はｎ、２ｆｉ倍の時は−ｎシフ
ト、（３）アキュムレータからメモリにロードの命令を
出すと、減算器２にて、アキュムレータ１にロードされ
ているデータの指数より、ｎが減算されたり、加算され
、アキュムレータ１にロードされているデータの指数と
置き代えられ、メモリにロードされる。
即ち、固定小数点形式のデータの場合と同様に０
算術シフトの３ステツプの命令及び３つのレジスタを持
たなくとも１７２″倍、２′倍の演算が可能となる。
たなくとも１７２″倍、２′倍の演算が可能となる。
［発明の効果〕
以上詳細に説明せる如く本発明によれば、浮動小数点形
式のデータを１／２″倍、２″倍する場合、固定小数点
形式のデータの場合と同様に算術シフトの３ステツプの
命令及び３つのレジスタを持たなくとも１／２”倍、２
・倍の演算が可能となる効果がある。
式のデータを１／２″倍、２″倍する場合、固定小数点
形式のデータの場合と同様に算術シフトの３ステツプの
命令及び３つのレジスタを持たなくとも１／２”倍、２
・倍の演算が可能となる効果がある。
第１図は本発明の原理ブロック図、
加したブロック図、
第３図は固定小数点形式のデータの表現及び算術シフト
及び２′″倍する時のシフト命令を示す図、第４図は１
例の浮動小数点形式のデータの表現及び２″倍する時の
命令を示す図、 第５図は従来例の浮動小数点形式のデータの加算回路で
ある。 図において、 １はアキュムレータ、 ２は加算部、減算器、 ３はレジスタ、 ４．５，７，８．１２ １５ １７ １８はセレクタ、 ６は減算器、 ９は右シフト部、 １０は反転制御部、 １１は加算器、 １３は補数器、 １４はプライオリチイエンコーダ、 １６は左シフト部を示す。
及び２′″倍する時のシフト命令を示す図、第４図は１
例の浮動小数点形式のデータの表現及び２″倍する時の
命令を示す図、 第５図は従来例の浮動小数点形式のデータの加算回路で
ある。 図において、 １はアキュムレータ、 ２は加算部、減算器、 ３はレジスタ、 ４．５，７，８．１２ １５ １７ １８はセレクタ、 ６は減算器、 ９は右シフト部、 １０は反転制御部、 １１は加算器、 １３は補数器、 １４はプライオリチイエンコーダ、 １６は左シフト部を示す。
Claims (1)
- アキュムレータ（１）にロードされた浮動小数点形式の
データの指数及び２＾ｎ倍する場合の指数ｎを加算部（
２）に入力し、加算結果を該アキュムレータ（１）にロ
ードされた浮動小数点形式のデータの指数とすることを
特徴とする２＾ｎ倍演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249890A JPH03226831A (ja) | 1990-02-01 | 1990-02-01 | ２↑ｎ倍演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249890A JPH03226831A (ja) | 1990-02-01 | 1990-02-01 | ２↑ｎ倍演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03226831A true JPH03226831A (ja) | 1991-10-07 |
Family
ID=12084411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249890A Pending JPH03226831A (ja) | 1990-02-01 | 1990-02-01 | ２↑ｎ倍演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03226831A (ja) |
-
1990
- 1990-02-01 JP JP2249890A patent/JPH03226831A/ja active Pending
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