JPH01107555A - Ｍｉｓ型半導体装置およびその製造方法 - Google Patents
Ｍｉｓ型半導体装置およびその製造方法Info
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- JPH01107555A JPH01107555A JP62264460A JP26446087A JPH01107555A JP H01107555 A JPH01107555 A JP H01107555A JP 62264460 A JP62264460 A JP 62264460A JP 26446087 A JP26446087 A JP 26446087A JP H01107555 A JPH01107555 A JP H01107555A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は溝型絶縁分離層をもつＭＩＳ型半導体装置およ
びその製造方法に関するものである。
びその製造方法に関するものである。
従来の技術
従来、溝型絶縁分離層をもつＭＩＳ型半導体装置におい
て、ゲート電極のフリンジング電界効果による過剰側壁
電流を抑制する技術として、「アイイーイーイー トラ
ンザクション オン エレク） ｏ ７ ｆハイシス
（Ｉ［Ｅ ＴＲＡＮＳＡＣＴＩＯＮＯＮ ＥＬＥＣ
ＴＲＯＮ ＤＫＶＩＣＫ、ＶＯＬ、Ｉ！：Ｄ−３２゜
ＮＯ２、１９８６Ｊ Ｐ 、４４１〜４４５ Ｎ 、Ｓ
ｈｉｇｙｏ 。
て、ゲート電極のフリンジング電界効果による過剰側壁
電流を抑制する技術として、「アイイーイーイー トラ
ンザクション オン エレク） ｏ ７ ｆハイシス
（Ｉ［Ｅ ＴＲＡＮＳＡＣＴＩＯＮＯＮ ＥＬＥＣ
ＴＲＯＮ ＤＫＶＩＣＫ、ＶＯＬ、Ｉ！：Ｄ−３２゜
ＮＯ２、１９８６Ｊ Ｐ 、４４１〜４４５ Ｎ 、Ｓ
ｈｉｇｙｏ 。
ｅｔａｌ、Ｊで提案された傾斜をもつ溝を形成し、その
傾斜を利用して基板と同導電型の不純物を注入する、傾
斜のある溝型絶縁分離層構造、さらに、「１９８５
シンポジウム オン ブイエルニスアイテクノロジー（
ＳＹＮＰＯＳＩＵＭ ＯＮ ＶＬＳＩＴＥＣＨＮＯＬＯ
ＧＹ）Ｐ 、５８〜５９、Ｇ、Ｆｕｓｅ、ａｔａｌ、Ｊ
で提案された、基板と同導電型の斜め不純物注入をもつ
溝型絶縁分離層構造がある。第３図に半導体基板１をＰ
型とした場合の、傾斜のある溝型絶縁分離層１１をもつ
ＭＩＳ型半導体装置の断面図を′示す。第４図に半導体
基板１をＰ型とした場合の斜め不純物注入領域１６をも
つ溝型絶縁分離構造のＭＩＳ型半導体装置用の基板の断
面図を示す。
傾斜を利用して基板と同導電型の不純物を注入する、傾
斜のある溝型絶縁分離層構造、さらに、「１９８５
シンポジウム オン ブイエルニスアイテクノロジー（
ＳＹＮＰＯＳＩＵＭ ＯＮ ＶＬＳＩＴＥＣＨＮＯＬＯ
ＧＹ）Ｐ 、５８〜５９、Ｇ、Ｆｕｓｅ、ａｔａｌ、Ｊ
で提案された、基板と同導電型の斜め不純物注入をもつ
溝型絶縁分離層構造がある。第３図に半導体基板１をＰ
型とした場合の、傾斜のある溝型絶縁分離層１１をもつ
ＭＩＳ型半導体装置の断面図を′示す。第４図に半導体
基板１をＰ型とした場合の斜め不純物注入領域１６をも
つ溝型絶縁分離構造のＭＩＳ型半導体装置用の基板の断
面図を示す。
第３図、第４図において、１はＰ型シリコン基板、２は
絶縁膜、１１はシリコン酸化膜、１４は基板１と同一導
電型の不純物、１５，１５ａ、１！５ｂは１４にて形成
された基板と同一導電型の不純物領域を示す。
絶縁膜、１１はシリコン酸化膜、１４は基板１と同一導
電型の不純物、１５，１５ａ、１！５ｂは１４にて形成
された基板と同一導電型の不純物領域を示す。
発明が解決しようとする問題点
しかしガから第３図に示す上記傾斜のある溝型絶縁分離
層をもつ半導体装置では、溝型分離の特徴である垂直分
離が形成されないうえに、傾斜角度のプロセス上の制御
が困難である。また第４図に示す半導体装置では、チャ
ネル幅の大きいものに対しては、側壁電流は改善される
が、チャネル幅が小さいものに対しては側壁にのみ同導
電型の不純物を注入できず、側壁電流は改善できていな
い。さらに、不純物の注入角度の制御が必要である上に
、溝型絶縁分離層底部のチャネルストップ領域１６２Ｌ
と溝に接する基板側面領域１５ｂの不純物注入が同時に
行なわれるという問題点を有していた。その上、上記両
生導体装置共、溝に接する基板側面全面に基板と同導電
型の不純物を注入しているために、バックゲイトバイア
ス効果が大きいという問題点を有していた。
層をもつ半導体装置では、溝型分離の特徴である垂直分
離が形成されないうえに、傾斜角度のプロセス上の制御
が困難である。また第４図に示す半導体装置では、チャ
ネル幅の大きいものに対しては、側壁電流は改善される
が、チャネル幅が小さいものに対しては側壁にのみ同導
電型の不純物を注入できず、側壁電流は改善できていな
い。さらに、不純物の注入角度の制御が必要である上に
、溝型絶縁分離層底部のチャネルストップ領域１６２Ｌ
と溝に接する基板側面領域１５ｂの不純物注入が同時に
行なわれるという問題点を有していた。その上、上記両
生導体装置共、溝に接する基板側面全面に基板と同導電
型の不純物を注入しているために、バックゲイトバイア
ス効果が大きいという問題点を有していた。
問題点を解決するための手段
本発明は、必要な深さの溝型絶縁分離層をもち、チャネ
ル幅によらず前記溝に接する基板側面の上部の一部でか
つ基板表面に接する基板領域に、基板と同導電型の高濃
度拡散層を形成したものである。そして、容易な製造技
術で、過剰な側壁電流を抑制し、バックゲイトバイアス
効果を改善し、基板と同導電型不純物の注入を別工程と
する半導体装置の製造方法である。
ル幅によらず前記溝に接する基板側面の上部の一部でか
つ基板表面に接する基板領域に、基板と同導電型の高濃
度拡散層を形成したものである。そして、容易な製造技
術で、過剰な側壁電流を抑制し、バックゲイトバイアス
効果を改善し、基板と同導電型不純物の注入を別工程と
する半導体装置の製造方法である。
すなわち、本発明は、一方の半導体基板上に凸型の絶縁
膜を形成する第一の工程と、前記絶縁膜をマスクとして
、前記基板と同導電型の不純物を注入する第二の工程と
、前記絶縁膜の凸部の両側壁に側壁絶縁膜を形成する第
三の工程と、前記絶縁膜と側壁絶縁膜をマスクとしてエ
ツチングをおこない溝を形成する第四の工程によって製
造される一方の半導体基板に必要な深さの溝型絶縁分離
層をもち、前記側壁絶縁膜の幅を制御することによって
チャネル幅によらず前記溝に接する基板側面の上部の一
部でかつ基板表面に接する基板領域のみに、前記基板と
同導電型の高濃度拡散層を有するＭＩＳ型半導体装置の
製造方法である。
膜を形成する第一の工程と、前記絶縁膜をマスクとして
、前記基板と同導電型の不純物を注入する第二の工程と
、前記絶縁膜の凸部の両側壁に側壁絶縁膜を形成する第
三の工程と、前記絶縁膜と側壁絶縁膜をマスクとしてエ
ツチングをおこない溝を形成する第四の工程によって製
造される一方の半導体基板に必要な深さの溝型絶縁分離
層をもち、前記側壁絶縁膜の幅を制御することによって
チャネル幅によらず前記溝に接する基板側面の上部の一
部でかつ基板表面に接する基板領域のみに、前記基板と
同導電型の高濃度拡散層を有するＭＩＳ型半導体装置の
製造方法である。
作用
本発明は前記した装置及び製造方法によシ、側壁絶縁膜
の幅を制御することによりチャネル幅によらず溝に接し
た基板側面の上部の一部でかつ基板表面に接する基板領
域に基板と同導電型の高濃度拡散層を有することによっ
て、過剰な側壁電流及びバックゲイトバイアス効果を改
善する。また前記製造方法によって、溝型絶縁分離層底
部のチャネルストップと、溝に接する基板側面の不純物
注入が別工程で行なわれる。さらに、前記の製造方法に
より、プロセス上困難な傾斜角度や不純物注入角度の制
御技術が不必要となり、容易な製造技術で製造できる。
の幅を制御することによりチャネル幅によらず溝に接し
た基板側面の上部の一部でかつ基板表面に接する基板領
域に基板と同導電型の高濃度拡散層を有することによっ
て、過剰な側壁電流及びバックゲイトバイアス効果を改
善する。また前記製造方法によって、溝型絶縁分離層底
部のチャネルストップと、溝に接する基板側面の不純物
注入が別工程で行なわれる。さらに、前記の製造方法に
より、プロセス上困難な傾斜角度や不純物注入角度の制
御技術が不必要となり、容易な製造技術で製造できる。
゛
実施例
第１図は、本発明による半導体装置及びその製造方法の
一実施例を工程順に示す。例としてｎチャネルＭＯＳト
ランジスタについて説明する。第１図（ａ）〜（０はチ
ャネル１陥方向の断面図である。
一実施例を工程順に示す。例としてｎチャネルＭＯＳト
ランジスタについて説明する。第１図（ａ）〜（０はチ
ャネル１陥方向の断面図である。
（ａ） Ｐ型の（１００）面を有するシリコン基板１
上に絶縁膜２を１．３μｍ形成した後、凸型絶縁膜を形
成するためにフォトレジスト３を絶縁膜２上に形成する
。
上に絶縁膜２を１．３μｍ形成した後、凸型絶縁膜を形
成するためにフォトレジスト３を絶縁膜２上に形成する
。
（ｂ） ホトレジスト３を使って前記絶縁膜２を１．
１６μｍエツチングし、凸形絶縁膜４を形成した後、ド
ーズ量、２．０×１０１３ｃＩＩＩ−２のボロン５を、
０°、エネルギー８０ ｋｅマで注入し、高濃度Ｐ＋領
域６を形成する。これが本発明の第１のポイントである
。この領域６によシ過剰な側壁電流を減らすことができ
る。
１６μｍエツチングし、凸形絶縁膜４を形成した後、ド
ーズ量、２．０×１０１３ｃＩＩＩ−２のボロン５を、
０°、エネルギー８０ ｋｅマで注入し、高濃度Ｐ＋領
域６を形成する。これが本発明の第１のポイントである
。この領域６によシ過剰な側壁電流を減らすことができ
る。
（０） 凸型絶縁膜４の凸部の両側壁に所望の膜厚に
なるように絶縁膜を堆積した後エツチングによシ除去し
、側壁絶縁膜７を形成する。形成された側壁絶縁膜７の
幅をり、とする。チャネル幅Ｗは前記マスク３の幅に２
倍のＬｓを加えたものである。今Ｌｓは０．０６μｍと
する。
なるように絶縁膜を堆積した後エツチングによシ除去し
、側壁絶縁膜７を形成する。形成された側壁絶縁膜７の
幅をり、とする。チャネル幅Ｗは前記マスク３の幅に２
倍のＬｓを加えたものである。今Ｌｓは０．０６μｍと
する。
（ｄ） 凸型絶縁膜４と側壁絶縁膜７をマスクとして
、エツチングを行ないシリコン基板１に約０．６μｍの
深さの溝８を形成する。これが本発明の第２のポイント
である。ドーズ量１．０Ｘ１０−１”ＩＩｇのポロン９
を、ｏｏ、エネルギー２６に・マで注入し、溝８の底部
にチャネルストップ領域１ｏを形成する。これが本発明
の第３のポイントである。
、エツチングを行ないシリコン基板１に約０．６μｍの
深さの溝８を形成する。これが本発明の第２のポイント
である。ドーズ量１．０Ｘ１０−１”ＩＩｇのポロン９
を、ｏｏ、エネルギー２６に・マで注入し、溝８の底部
にチャネルストップ領域１ｏを形成する。これが本発明
の第３のポイントである。
（ｅ） 前記絶縁膜４と側壁絶縁膜７を除去し前記溝
８に溝の深さとほぼ同程度の厚さに、シリコン酸化膜１
１をＣＶＤ法で堆積する。
８に溝の深さとほぼ同程度の厚さに、シリコン酸化膜１
１をＣＶＤ法で堆積する。
ドーズ量４．ＯＸ １０・１２Ｑｌ’ （Ｄボロン１２
を、０・０、エネルギー４０ ｋｅマで注入し７丁制御
１３領域を形成した後、周知の方法で領域１３部分＋７
）基板１ｃＭ ＯＳ ）ランジスタを形成する。
を、０・０、エネルギー４０ ｋｅマで注入し７丁制御
１３領域を形成した後、周知の方法で領域１３部分＋７
）基板１ｃＭ ＯＳ ）ランジスタを形成する。
以上のように本実施例によればポロン高濃度領域がすべ
て別工程であるため、条件設定が行ないやすい。その上
本発明筒１のポイントであるポロ／高濃度領域はＬ３と
絶縁膜厚、注入エネルギーによって制御でき、チャネル
幅の小さいものに対しても側壁電流を抑制することがで
きる。さらに溝に接する側面全体にボロン高濃度領域が
形成されないためにバッグゲイトバイアス効果を抑制す
ることができる。また、容易な製造工程であることも本
発明の特徴である。
て別工程であるため、条件設定が行ないやすい。その上
本発明筒１のポイントであるポロ／高濃度領域はＬ３と
絶縁膜厚、注入エネルギーによって制御でき、チャネル
幅の小さいものに対しても側壁電流を抑制することがで
きる。さらに溝に接する側面全体にボロン高濃度領域が
形成されないためにバッグゲイトバイアス効果を抑制す
ることができる。また、容易な製造工程であることも本
発明の特徴である。
第６図（ＩＬ）〜（（１）は本発明による装置と斜め不
純物注入をもつ溝型絶縁分離層構造のチャネル幅、１．
６μ論のｎチャネルＭＯ８ＦＩＥＴのポロンプロファイ
ルのシミュレーシ薔ノ結果である。従来方法の図（ＩＬ
）と（０）では、チャネル幅が小さくなると、基板全体
に高濃度層が形成されてしまうが、本発明の方法による
（ｂ）〜（＋１）ではチャネル幅が小さいものでも高濃
度Ｐ＋層が分離されている。
純物注入をもつ溝型絶縁分離層構造のチャネル幅、１．
６μ論のｎチャネルＭＯ８ＦＩＥＴのポロンプロファイ
ルのシミュレーシ薔ノ結果である。従来方法の図（ＩＬ
）と（０）では、チャネル幅が小さくなると、基板全体
に高濃度層が形成されてしまうが、本発明の方法による
（ｂ）〜（＋１）ではチャネル幅が小さいものでも高濃
度Ｐ＋層が分離されている。
発明の詳細
な説明したように、本発明によれば、容易な製造技術に
よって、従来同一工程であったチャネルストップ形成を
独立工程とし、バックゲイトバイアス効果を抑制するこ
とができ、側壁絶縁膜の堰を制御することによシチャネ
ル幅が小さいものに対しても、側壁のみに基板と同導電
型の高濃度層を形成でき、過剰側壁電流を抑制すること
ができ・その実用的効果は大きい。
よって、従来同一工程であったチャネルストップ形成を
独立工程とし、バックゲイトバイアス効果を抑制するこ
とができ、側壁絶縁膜の堰を制御することによシチャネ
ル幅が小さいものに対しても、側壁のみに基板と同導電
型の高濃度層を形成でき、過剰側壁電流を抑制すること
ができ・その実用的効果は大きい。
第１図は本発明の一実施例におけるＭＩＳ型半導体装置
用基板の断面図、第２図は本発明の一実施例ｃＤｎｆヤ
ネルＭＯ５）？ンジスタの製造工程断面図、第３図、第
４図は従来構造の基板の断面図、第６図は本発明と従来
のＭＯ８ＦＸＴのボロンプロファイルを示す図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・絶縁
膜１．３・・・・・フォトレジスト、４・・・・・・凸
型絶縁膜、５・・・・・・ポロン、６・・・・Ｐ＋領域
、７・・・・・・側壁絶縁膜、 ８・・・・・・溝、９
・・・・・・ボロ／、１０・・・・・・チャネルストッ
プ領域、１１・・・・・・シリコン酸化膜、１２・・・
・・・ポロン、１３・・・・・・７丁制御領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌ０
−−−チャネルスにツ７゜ ｔｏ （ｔ。 第２図 ｋ ”’ ’−−Ｃ’ｌ Ｃ’） Ｑう一ト 法
用基板の断面図、第２図は本発明の一実施例ｃＤｎｆヤ
ネルＭＯ５）？ンジスタの製造工程断面図、第３図、第
４図は従来構造の基板の断面図、第６図は本発明と従来
のＭＯ８ＦＸＴのボロンプロファイルを示す図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・絶縁
膜１．３・・・・・フォトレジスト、４・・・・・・凸
型絶縁膜、５・・・・・・ポロン、６・・・・Ｐ＋領域
、７・・・・・・側壁絶縁膜、 ８・・・・・・溝、９
・・・・・・ボロ／、１０・・・・・・チャネルストッ
プ領域、１１・・・・・・シリコン酸化膜、１２・・・
・・・ポロン、１３・・・・・・７丁制御領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌ０
−−−チャネルスにツ７゜ ｔｏ （ｔ。 第２図 ｋ ”’ ’−−Ｃ’ｌ Ｃ’） Ｑう一ト 法
Claims (3)
- （１）一方の半導体基板に、所定深さの溝型絶縁分離層
を形成し、前記溝型絶縁分離層に接する基板側面の上部
の一部でかつ基板表面に接する基板領域に、前記基板と
濃度の異なる拡散層を有してなるＭＩＳ型半導体装置。 - （２）拡散層が、基板と同一導電型で高濃度である特許
請求の範囲第１項記載のＭＩＳ型半導体装置。 - （３）一方の半導体基板上に、凸型の絶縁膜を形成する
第一の工程と、前記絶縁膜をマスクとして、前記基板と
同導電型の不純物をイオン注入する第二の工程と、前記
絶縁膜の凸部の両側壁に側壁絶縁膜を形成する第三の工
程と、前記絶縁膜と前記側壁絶縁膜をマスクとして、前
記基板をエッチングして溝を形成する第四の工程を備え
てなるＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264460A JPH01107555A (ja) | 1987-10-20 | 1987-10-20 | Ｍｉｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264460A JPH01107555A (ja) | 1987-10-20 | 1987-10-20 | Ｍｉｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01107555A true JPH01107555A (ja) | 1989-04-25 |
Family
ID=17403519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264460A Pending JPH01107555A (ja) | 1987-10-20 | 1987-10-20 | Ｍｉｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01107555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304926A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 素子分離構造およびその製造方法 |
| JPH0482270A (ja) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR20010059185A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
| DE10145734B4 (de) * | 2000-09-18 | 2004-01-29 | Suzuki Motor Corp., Hamamatsu | Kraftübertragungsstruktur einer Motor-Unterstützungsvorrichtung für ein Fahrzeug |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382181A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61270862A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-10-20 JP JP62264460A patent/JPH01107555A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382181A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61270862A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304926A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 素子分離構造およびその製造方法 |
| JPH0482270A (ja) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR20010059185A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 소자분리막 형성방법 |
| DE10145734B4 (de) * | 2000-09-18 | 2004-01-29 | Suzuki Motor Corp., Hamamatsu | Kraftübertragungsstruktur einer Motor-Unterstützungsvorrichtung für ein Fahrzeug |
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