JPS6112077A - 半導体構造体の製造方法 - Google Patents

半導体構造体の製造方法

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JPS6112077A JP60064023A JP6402385A JPS6112077A JP S6112077 A JPS6112077 A JP S6112077A JP 60064023 A JP60064023 A JP 60064023A JP 6402385 A JP6402385 A JP 6402385A JP S6112077 A JPS6112077 A JP S6112077A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、具体的には寸法
がミクロン以下の電界効果トランジスタ（ＦＥＴ）装置
の製造方法に関する〇 集積回路の応答速度及び実装密度が増大するにつれ、寸
法が小さくなり、仕様は製造に使用される通常の製造方
法及び装置の許容範囲を越える様になった。必要な寸法
を満足させるのに必要な間隔を得るだめの間接的技法が
不可欠である。
〔開示の概要〕
斜方向付着マスクとその後のマスクの下に部分的に延び
る斜方向の導電型変換動作を組合せ使用する事により、
小さい寸法が得られると共に、その後の処理段階中のゆ
らぎによるだらだらとした位置変化を調節する事が出来
る。マスクは平坦な表面に関して低い角度で付着され、
その後イオン注入の様なマスクの下に入込む導電型変換
動作が行われる。マスクが除かれて、よシ小さなゲート
がマスクのあった位置に位置付けられる。ゲートはソー
スからマスクの下に延び出ている変換された部分迄の距
離よりも小さいので、ゲートが極端に短かいＦＥＴが与
えられる。
〔従来技術〕
極めて寸法の小さな半導体装置を形成するだめに現在注
目をあびている一つの間接技法は、装置が形成される表
面に関して成る角度をなして処理動作を行い、その水平
もしくは垂直成分を使用するものである。角度処理技法
は付着及びイオン注入処理の両方で使用されている。
一つの例として、１９８１年刊ジャーナル・オブ・バキ
ュアム・サイエンス・アンド・テクノロジ（Ｊ、Ｖａｃ
、Ｓｃｉ、＆　Ｔｅｃｈ、　）１９第６９５頁乃至第６
９６頁には小さな電極を形成するのに傾斜付着を使用し
ている０ 他の例として、イオン注入を成る角度方向から行う技法
は米国特許第３８．７３５７１号、同第４３２５７４７
号及び同第４２５２４！＋９号の明細書において開示さ
れている。
他の間接技法としては、ゲート電極をマスクとして使用
してＦＥＴのソース及びドレイン電極の位置を決めるも
のである。この技法は自己整合技法として知られている
０この技法はイオン・ビーム・ミリングを含む米国特許
第３８４６８２２号明細書に開示されている。
〔発明が解決しようとする問題点〕
本発明の目的は、斜めに付着されるマスク及びそのマス
クの下に部分的に導電型反転領域が延びる様なその後の
導電型反転動作と組合して、半導体装置の寸法をよシ小
さくシ、その後の処理段階中に生ずるゆらぎの位置の変
化を無視しうる様にする事にある・ 〔問題点を解決するだめの手段〕 マスクは平坦な表面に関して小さな角度方向から付着さ
れ、イオン注入の様なその後の導電型変換がマスクの下
に迄延び、極端に短かいゲートのＦＥＴが与えられる。
説明を明瞭にするために、本発明の製造方法は、ゲート
が極端に短く自己整合した酸化金属半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）に関連して説明するが、この
分野の専門家にとっては本発明の原理は他の構造体にも
容易に適用出来る事は明らかであろう。
０．５ミクロン程度の極めて小さなゲートを有す゛るＭ
ＯＳＦＥＴを製造する場合、その後の処理段階によって
生ずる通常の拡散によって、ソース及びドレインに関係
する横方向移動の形の短絡の問題に遭遇する。換言すれ
ば、ソース及びドレイン電極は選択された位置に関して
ゆらぎがある＠本発明の技法は垂直な面に向う第１の斜
方向の付着を含み、この付着物がイオン注入の如きその
後の斜方向の導電型変換のだめのマスクとして使用され
る。導電型が変換した部分は部分的にマスクの下布延長
している。次に最初の付着物が除去され、垂直な面に向
う第２の斜方向付着によってかなシ小さ力、極めて正確
に位置付けられたゲート、ソース及びドレイン−電極が
与えられる。この様な動作により、最終のゲート電極は
ソース及びドレイン電極とは重畳がなく、もしくは極め
て小さな重畳が存在するだけである。この様な構造の場
合に装置の速度及びパホーマンスが増強される。
〔実施例〕
第２図を参照するに、標準的なケイ素もしくはヒ化ガリ
ウムの様な単結晶材料の半導体基板１は表面２を有し、
その上に半導体装置が配置される。
表面２の一部の上には成る形状の材料３が存在し、表面
２に関して実質上垂直な急峻な位置決め面４を与えてい
る。材料ろは通常酸化物の様な絶縁体である。位置決め
面４の高さは約５０００１である。面４はこの分野で標
準の技法である反応性イオン・エツチングによって形成
される。
第３図を参照するに、ＭＯＳＦＥＴを製造するために、
正確な厚さの絶縁層５が位置決め面４に接して表面２上
に位置付けられ、ゲートの下の酸化物として使用される
。絶縁層５はか々り薄く、１乃至２００Ｘ程度である。
ケイ素上に薄い絶縁層５を形成する通常の技法は裸のケ
イ素表面２の上に酸化物の薄い層を熱的に成長させるも
のであるＯ 次に第４図を参照するに、第１の斜方向付着が行われ、
金属マスク６が面４に接して位置伺けられる。金属マス
ク６はＭＯＳＦＥＴのゲートの所望の長さであるＡで示
す水平寸法を有する。これは例えば処理温度で生ずる種
々の拡散から生じ、調節し得る、予測された「ゆらぎ」
である追加的な増歩分を含む。この追加の増歩分すなわ
ちインクレメント（△）は極めて容易に推定する事が出
来る。それは半導体材料及びこれに関連する材料のだめ
の仕様が十分わかっているからである。マスク乙のため
の金属はφとして示された様に浅い角度で面４に接して
付着され、水平方向の金属の付着力は小さい。水平方向
に付着される金属部分は極めてわずかであるので、これ
は寸法Ａを著しく変化させる事なくエツチングの様な動
作で容易に除去する事が出来る。角度φのだめの許容可
能な範囲は５乃至２５°である。
第５図を参照するに、イオン注入の如き導電型の変換工
程が使用され、ソース及びドレイン領域が形成される。
イオン注入は不純物を半導体基板１に導入し、領域７及
び８を形成する。不純物を導入する際に、損傷が生じ、
これをなくすのに焼きなましくアニール）を必要とする
が、焼なましはゆらぎの問題に寄与する。推定される°
ゆらぎは寸法Ａの６部分に含まれる。
イオン注入は垂直方向に角度γの方向から行われ、基板
１の導電型を、夫々ソース及びドレインとなるべき領域
７及び８で反対導電型に変換する。
注入された領域７及び８の一端の位置はマスク６に関連
して横方向に成る距離だけオフセットしている。この距
離はマスク乙の高さにインプットの角度γの正接を掛け
た値に略等しい・第５図に示されたオフセット動作はド
レイン８の端をマスク６の下の位置９に移動し、ソース
７の端をマスク６の下から離れだ位置１０に移動する。
次に第６図を参照するに、マスク６は選択的エツチング
の様な工程によって除去゛されている。イオン注入によ
って生じた領域７及び８中の損傷は焼なましされ、領域
がわずかに移動する。焼なまし段階の後の結果のチャン
ネルの長さ１１は第４図のマスク乙の寸法Ａに使用され
た予定の値と略等しい〇 次に第１図を参照するに、第２の斜め方向の金属付着が
面４に向って行われ、金属ゲート１２が与えられている
、・付着角度は表面２に関して低く、水平々表面に付着
される材料は少なく、除去が容易で＄９．ＦＥＴのチャ
ンネルとなるべき領域の上の表面２に平行なゲート１２
０寸法は寸法１１に関連して容易に制御出来る。ゲート
１２の厚さに当る、表面２に平行なこの寸法は全チャン
ネル長よりも小さく、ゲート１２の端とドレイン８の間
のギャップが１デバイ長以下である時は、す−くての注
入キャリアはドレイン８に集められる。
完成した構造体において、最初の側壁４は元の位置に残
され、縦横比の小さなゲート１２のだめの支持構造体と
して使用される。
装置を応用するだめの外部の電気的接続がソース７、ド
レイン８及びゲート１２に対して形成される。
本発明の技法は、ゲート長が１１／２ミクロン程度で、
製造中の横方向短絡を考慮に入れだ極く短いゲートのＦ
ＥＴを与える。自己整合が生じて、ゲート及びソース間
並びにゲート及びドレイン間の重畳による寄生容量が最
小になる。
以上、最初に傾め方向に付着された部材が斜方向に指向
されてマスクの下にもイオンが延びるイオン・インプラ
ンテーションのだめのマスクとして使用される組合せ間
接法を説明した。マスクが除去され、ゲートがマスクの
ために使用されたのと同じ位置付は表面に接して伺着さ
れる。しかしながらゲートはマスクよりも薄く、これに
よって寸法がより短かく、後の処理段階中の移動が調節
される様になっている。
〔発明の効果〕
本発明に従い斜めに付着されるマスク及び斜め方向に行
われる基板中の領域の導電型の反転工程により、ゲート
電極が小さくなり、反転領域とゲート電極の重畳部分が
ほとんどなくなるので、装置の速度及びパホーマンスが
増大する。
【図面の簡単な説明】
第１図は本発明に従いゲートの寸法が非常に小さなＦＥ
Ｔが略完成した段階を示しだ断面図である。第２図、第
５図、第４図、第５図、第６図は夫々本発明に従う方法
の各段階を示しだ断面図である。 １・・・・半導体基板、２・・・・基板の表面、５・・
・・絶縁材料、４・・・・位置決め面、５・・・・絶縁
層、６・・・・ｆＪＥマスク、７・・・・ソース領域、
８・・・・ドレイン領域、１１・・・・チャンネルの長
さ、１２・・・・金属ゲート。 出願人　　　インターナショナル・ビジネス慟マシーン
ズ・コーポレーション代理人　弁理士　　山　　　本　
　　仁　　　朗（外１名） 第１図

Claims (1)

  1. 【特許請求の範囲】 半導体結晶の表面上に位置付けられた位置決め面に対し
    て所望の装置の寸法並びに処理の際の許容範囲内の移動
    量によつて決定される上記表面に平行なマスク部材を上
    記表面に関して低い角度で付着し、 上記半導体結晶の上記表面に隣接する領域の導電型を斜
    め方向から変換して該変換が上記マスク部材の少なくと
    も一部の下に迄進行する様にする事を含む半導体構造体
    の製造方法。
JP60064023A 1984-06-22 1985-03-29 半導体構造体の製造方法 Granted JPS6112077A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US623810 1984-06-22
US06/623,810 US4532698A (en) 1984-06-22 1984-06-22 Method of making ultrashort FET using oblique angle metal deposition and ion implantation

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JPS6112077A true JPS6112077A (ja) 1986-01-20
JPH0571134B2 JPH0571134B2 (ja) 1993-10-06

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