JPH03227022A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03227022A JPH03227022A JP2348290A JP2348290A JPH03227022A JP H03227022 A JPH03227022 A JP H03227022A JP 2348290 A JP2348290 A JP 2348290A JP 2348290 A JP2348290 A JP 2348290A JP H03227022 A JPH03227022 A JP H03227022A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にＥＭ（エレクトロマ
イグレーション）やＳＭ（ストレスマイグレーション）
に強く、しかも層間膜やパッシベーション膜に悪影響を
与えない配線構造に関する。
イグレーション）やＳＭ（ストレスマイグレーション）
に強く、しかも層間膜やパッシベーション膜に悪影響を
与えない配線構造に関する。
従来、この種の半導体装置は電極配線材料にＡｐを用い
てきたが、最近の素子の集積化に伴ないＥＭやＳＭなど
の深刻な信頼性上の障害が生じている。この問題の解決
策の１つとしてＡｊの上にＷＳｉを敷いた積層構造にす
る方法が提案されている。しかしながら、積層構造配線
を異方性ドライエツチング装置を使用して微細加工を行
うと第２図に示すようにＡｐ２の上のＷＳｉｌに膜厚程
度のひさしが生じる。第３図は第２図のひさしのある配
線上にＳｉＯ膜５を設けた状態を示している。第３図か
ら明らかなようにＷＳｉｌのひさしの部分は、ＳｉＯ膜
５にもひさしを生じせしめている。そして多層配線構造
を取る場合には、このＳｉＯ膜５の上にＡｌ２配線が設
けられる。第４図は比較のためにＡｊＩの上にＷＳｉを
設けないＡｌ単層配線構造を示したもので、この場合に
はＳｉＯ膜５にひさしは生じない。
てきたが、最近の素子の集積化に伴ないＥＭやＳＭなど
の深刻な信頼性上の障害が生じている。この問題の解決
策の１つとしてＡｊの上にＷＳｉを敷いた積層構造にす
る方法が提案されている。しかしながら、積層構造配線
を異方性ドライエツチング装置を使用して微細加工を行
うと第２図に示すようにＡｐ２の上のＷＳｉｌに膜厚程
度のひさしが生じる。第３図は第２図のひさしのある配
線上にＳｉＯ膜５を設けた状態を示している。第３図か
ら明らかなようにＷＳｉｌのひさしの部分は、ＳｉＯ膜
５にもひさしを生じせしめている。そして多層配線構造
を取る場合には、このＳｉＯ膜５の上にＡｌ２配線が設
けられる。第４図は比較のためにＡｊＩの上にＷＳｉを
設けないＡｌ単層配線構造を示したもので、この場合に
はＳｉＯ膜５にひさしは生じない。
上述した従来の半導体装置は素子の集積化に対し、信頼
性上の問題からＡｇ；Ｉの上にＷＳｉを敷いた積層構造
にする必要があるが、積層構造配線を異方性ドライエツ
チング装置を使用して微細加工を行うとＷＳｉのひさし
が生じることがあり、プラズマＣＶＤ５ｉＯ膜やプラズ
マＣＶＤ５ ｉ Ｎ膜で層間膜を形成する際には上層Ａ
ｌ配線のカバレッジに悪影響を与えたり、パッシベーシ
ョン膜を形成する際には膜厚が薄くなる個所が生じ耐湿
性が劣化する可能性があり、信頼性上の不安要因となっ
ていた。
性上の問題からＡｇ；Ｉの上にＷＳｉを敷いた積層構造
にする必要があるが、積層構造配線を異方性ドライエツ
チング装置を使用して微細加工を行うとＷＳｉのひさし
が生じることがあり、プラズマＣＶＤ５ｉＯ膜やプラズ
マＣＶＤ５ ｉ Ｎ膜で層間膜を形成する際には上層Ａ
ｌ配線のカバレッジに悪影響を与えたり、パッシベーシ
ョン膜を形成する際には膜厚が薄くなる個所が生じ耐湿
性が劣化する可能性があり、信頼性上の不安要因となっ
ていた。
本発明は、半導体装置用表面電極の配線構造がＡｇある
いはＡ１合金の上にＷＳｉを形成した積層構造を有する
半導体装置において、ＷＳｉの配線幅がＡｇあるいはＡ
１合金の配線幅以下であることを特徴とする。
いはＡ１合金の上にＷＳｉを形成した積層構造を有する
半導体装置において、ＷＳｉの配線幅がＡｇあるいはＡ
１合金の配線幅以下であることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図であり、Ｓｉ基板
４にＳ ｉ ０２膜３を形成後、スパッタ装置でパワー
５ＫＷ、圧力ｌ ５ ｍＴｏｒｒ 、プリヒート２００
℃、形成温度２００°Ｃの条件でＡｇ２とＷＳｉｌを同
一チャンバー内で連続に形成し、その後リソグラフィー
を行った結果である。リソグラフィーはＰＦ−７５５０
ＢＤｙｅ入りレジストを２．５μｍ塗布後、ステッパー
を用いて５００ｍＷ、７２０ ｍ５ｅｃの露光を行ない
、ＴＭＡＨ（Ｔｅ−ｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎ
ｉｕｍ Ｈｙｄｒｏｘｉｄｅ ）系の現像液で現像をし
、１３０℃のボストベータ後、塩素系のガスにフッ素系
のガスを混合し８００Ｗ、１０Ｐａで異方性のドライエ
ツチングをし、さらにＣＦ４．０２系のガスで８００Ｗ
、８０Ｐａ、１０秒の等方性ドライエツチングでＷＳｉ
のみをサイドエツチングした。この時、ＷＳｉのエッチ
レートは約９０００Ａ／分であることがわかっているの
で、ＷＳｉのサイドエツチングは１５００八程度となる
。この後、酸素プラズマにより８００Ｗ、１５０分の条
件でレジストを酸化除去した。
４にＳ ｉ ０２膜３を形成後、スパッタ装置でパワー
５ＫＷ、圧力ｌ ５ ｍＴｏｒｒ 、プリヒート２００
℃、形成温度２００°Ｃの条件でＡｇ２とＷＳｉｌを同
一チャンバー内で連続に形成し、その後リソグラフィー
を行った結果である。リソグラフィーはＰＦ−７５５０
ＢＤｙｅ入りレジストを２．５μｍ塗布後、ステッパー
を用いて５００ｍＷ、７２０ ｍ５ｅｃの露光を行ない
、ＴＭＡＨ（Ｔｅ−ｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎ
ｉｕｍ Ｈｙｄｒｏｘｉｄｅ ）系の現像液で現像をし
、１３０℃のボストベータ後、塩素系のガスにフッ素系
のガスを混合し８００Ｗ、１０Ｐａで異方性のドライエ
ツチングをし、さらにＣＦ４．０２系のガスで８００Ｗ
、８０Ｐａ、１０秒の等方性ドライエツチングでＷＳｉ
のみをサイドエツチングした。この時、ＷＳｉのエッチ
レートは約９０００Ａ／分であることがわかっているの
で、ＷＳｉのサイドエツチングは１５００八程度となる
。この後、酸素プラズマにより８００Ｗ、１５０分の条
件でレジストを酸化除去した。
このように本実施例のＷＳｉの幅がＡｇ２配線の幅より
小さくされているので、この上にＳｉＯ膜を設けてもひ
さしが生じることがなく、更にその上にＡｐ配線を形成
しても従来のような欠点が生じない。
小さくされているので、この上にＳｉＯ膜を設けてもひ
さしが生じることがなく、更にその上にＡｐ配線を形成
しても従来のような欠点が生じない。
なお、上記実施例ではスパッタでＷＳｉを形成したが、
減圧ＣＶＤでＷＳｉを形成してもよい。
減圧ＣＶＤでＷＳｉを形成してもよい。
減圧ＣＶＤによるＷＳｉ形成条件は、原料ガスがＷＦ６
、ＳｉＨ４、Ｈ２の混合ガスで成長圧力１００ ｒｔ
ｒＴｏｒｒ 、成長温度３８０℃である。
、ＳｉＨ４、Ｈ２の混合ガスで成長圧力１００ ｒｔ
ｒＴｏｒｒ 、成長温度３８０℃である。
以上説明したように本発明の半導体装置は、表面電極配
線において、配線構造をＡｇあるいはＡｇ合金上にＷＳ
ｉを形成した積層構造とし、しかもＷＳｉの配線幅をＡ
ｌあるいはＡ、Ｒ合金の配線幅以下にしたため、プラズ
マＣＶＤ５ｉＯ膜やプラズマＣＶＤ５ｉＮ膜で層間膜を
形成しても上層ＡＩ２配線のカバレッジに悪影響を与え
ず、またパッシベーション膜を形成する際にも膜厚が薄
くなる箇所が生じないため耐湿性が劣化することがない
という利点を有する。
線において、配線構造をＡｇあるいはＡｇ合金上にＷＳ
ｉを形成した積層構造とし、しかもＷＳｉの配線幅をＡ
ｌあるいはＡ、Ｒ合金の配線幅以下にしたため、プラズ
マＣＶＤ５ｉＯ膜やプラズマＣＶＤ５ｉＮ膜で層間膜を
形成しても上層ＡＩ２配線のカバレッジに悪影響を与え
ず、またパッシベーション膜を形成する際にも膜厚が薄
くなる箇所が生じないため耐湿性が劣化することがない
という利点を有する。
第１図は本発明の一実施例の縦断面図、第２図は従来技
術の縦断面図、第３図は従来技術の表面に５１０Ｍを形
成した状態を示す縦断面図、第４図は従来技術のＷＳｉ
のない構造の縦断面図である。 １・・・ＷＳｉ、２・・・Ａｌ、３・・・５ｉ０２膜、
４・・・Ｓｉ基板、５・・・ＳｉＯ膜。
術の縦断面図、第３図は従来技術の表面に５１０Ｍを形
成した状態を示す縦断面図、第４図は従来技術のＷＳｉ
のない構造の縦断面図である。 １・・・ＷＳｉ、２・・・Ａｌ、３・・・５ｉ０２膜、
４・・・Ｓｉ基板、５・・・ＳｉＯ膜。
Claims (1)
- 表面電極の配線構造がＡｌ（アルミニウム）あるいはＡ
ｌ合金上にＷＳｉ（タングステンシリサイド）を形成し
た積層構造を有する半導体装置において、前記ＷＳｉの
配線幅が前記ＡｌあるいはＡｌ合金の配線幅以下である
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2348290A JPH03227022A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2348290A JPH03227022A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227022A true JPH03227022A (ja) | 1991-10-08 |
Family
ID=12111747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2348290A Pending JPH03227022A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227022A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290223A (ja) * | 1997-03-04 | 2009-12-10 | Lg Display Co Ltd | 薄膜トランジスタ及びその製造方法 |
| KR20200049763A (ko) * | 2017-08-25 | 2020-05-08 | 인피니언 테크놀로지스 아게 | 한정된 균열 방지 에지 연장부를 구비한 압축 중간층 |
-
1990
- 1990-01-31 JP JP2348290A patent/JPH03227022A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290223A (ja) * | 1997-03-04 | 2009-12-10 | Lg Display Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2010147494A (ja) * | 1997-03-04 | 2010-07-01 | Lg Display Co Ltd | 薄膜トランジスタ及びその製造方法 |
| USRE45579E1 (en) | 1997-03-04 | 2015-06-23 | Lg Display Co., Ltd. | Thin-film transistor and method of making same |
| USRE45841E1 (en) | 1997-03-04 | 2016-01-12 | Lg Display Co., Ltd. | Thin-film transistor and method of making same |
| KR20200049763A (ko) * | 2017-08-25 | 2020-05-08 | 인피니언 테크놀로지스 아게 | 한정된 균열 방지 에지 연장부를 구비한 압축 중간층 |
| JP2020532112A (ja) * | 2017-08-25 | 2020-11-05 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 画定された亀裂防止縁延長部を有する圧縮性の中間層 |
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