JPH03227571A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH03227571A JPH03227571A JP2022458A JP2245890A JPH03227571A JP H03227571 A JPH03227571 A JP H03227571A JP 2022458 A JP2022458 A JP 2022458A JP 2245890 A JP2245890 A JP 2245890A JP H03227571 A JPH03227571 A JP H03227571A
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- JP
- Japan
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- groove
- oxide film
- film
- type
- impurity layer
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｍ ＯＳ型半導体装置の製造方法に関するも
のである。
のである。
従来の技術
近年、半導体装置の高集積化に伴う微細構造のＭＯＳ型
半導体装置が活発に開発されている。短いゲート寸法の
ＭＯＳ型半導体装置においては、ショート・チャンネル
効果と呼ばれるトランジスタ特性劣化の対策として、ゲ
ート側端部のソース・ドレイン領域に低濃度不純物層（
ＬＤＤ領域）を設ける構造がある。しかし、１μｍ未満
のゲート寸法領域になると、ＬＤＤ構造ではショート・
チャンネル効果の充分な抑制ができないため、Ｋ、５ｕ
ｎｏｕｃｈｉ （アイ・イー参デイー拳エム（ＩＥＤＭ
）１９８８年テクニカルダイジェスト２２６頁）らによ
って提案された素子面積は変えずにゲート寸法を長（す
るように、半導体基板の溝上にゲートを形成する方法が
ある。以下にこのＭＯ３型半導体装置の製造方法につい
て第２図を用いて説明する。
半導体装置が活発に開発されている。短いゲート寸法の
ＭＯＳ型半導体装置においては、ショート・チャンネル
効果と呼ばれるトランジスタ特性劣化の対策として、ゲ
ート側端部のソース・ドレイン領域に低濃度不純物層（
ＬＤＤ領域）を設ける構造がある。しかし、１μｍ未満
のゲート寸法領域になると、ＬＤＤ構造ではショート・
チャンネル効果の充分な抑制ができないため、Ｋ、５ｕ
ｎｏｕｃｈｉ （アイ・イー参デイー拳エム（ＩＥＤＭ
）１９８８年テクニカルダイジェスト２２６頁）らによ
って提案された素子面積は変えずにゲート寸法を長（す
るように、半導体基板の溝上にゲートを形成する方法が
ある。以下にこのＭＯ３型半導体装置の製造方法につい
て第２図を用いて説明する。
第２図において、１はｐ型シリコン基板、２はｎ型低濃
度不純物層、３は堆積酸化膜、４はゲート酸化膜、５は
ポリシリコン膜、６はレジスト膜、そして、７はｎ型高
濃度不純物層である。
度不純物層、３は堆積酸化膜、４はゲート酸化膜、５は
ポリシリコン膜、６はレジスト膜、そして、７はｎ型高
濃度不純物層である。
まず、第２図（ａ）に示すように、ｐ型シリコン基板１
にリンをイオン注入し、ｎ型低濃度不純物層２を形成す
る。次に第２図（ｂ）に示すように、パターン形成した
堆積酸化膜３をマスクとし、ｐ型シリコン基板１をドラ
イエツチングし溝を形成する。次に、堆積酸化１１１３
を除去後、熱酸化膜を形成し、チャンネル部不純物濃度
決定のためボロンを注入する。さらに、熱酸化膜を除去
し、ゲート酸化膜４を形成後、ポリシリコン膜５を成長
させる。この時の状態を第２図（Ｃ）に示す。次に第２
図（ｄ）に示すように、ポリシリコン膜５上のパターン
形成されたレジスト膜６をマスクとしてポリシリコン膜
５をドライエツチングする。そして、第２図（ｅ）に示
すように、レジスト除去後、ヒ素を注入しｎ型高濃度不
純物層７を形成する。
にリンをイオン注入し、ｎ型低濃度不純物層２を形成す
る。次に第２図（ｂ）に示すように、パターン形成した
堆積酸化膜３をマスクとし、ｐ型シリコン基板１をドラ
イエツチングし溝を形成する。次に、堆積酸化１１１３
を除去後、熱酸化膜を形成し、チャンネル部不純物濃度
決定のためボロンを注入する。さらに、熱酸化膜を除去
し、ゲート酸化膜４を形成後、ポリシリコン膜５を成長
させる。この時の状態を第２図（Ｃ）に示す。次に第２
図（ｄ）に示すように、ポリシリコン膜５上のパターン
形成されたレジスト膜６をマスクとしてポリシリコン膜
５をドライエツチングする。そして、第２図（ｅ）に示
すように、レジスト除去後、ヒ素を注入しｎ型高濃度不
純物層７を形成する。
発明が解決しようとする課題
しかしながら、上記の従来の製造方法では、溝の下部が
チャンネル領域、溝の側壁部がｎ型低濃度不純物層２に
よるＬＤＤ領域にそれぞれ相当するが、ゲートとなるポ
リシリコン［１５を溝形成用マスクと異なるマスクによ
りパターン形成するため、マスクの合わせ誤差により、
溝に対してゲートが非対称となり、ゲートとなるポリシ
リコン膜５をマスクとしてｎ型高濃度拡散層７によるソ
ース・ドレイン領域が非対称となり、トランジスタ特性
が損なわれるという問題点を有していた。また、溝の寸
法が製造上の最小寸法となるため、ゲートは溝より大き
な面積となり、素子の微細化を阻むという問題点も有し
ていた。
チャンネル領域、溝の側壁部がｎ型低濃度不純物層２に
よるＬＤＤ領域にそれぞれ相当するが、ゲートとなるポ
リシリコン［１５を溝形成用マスクと異なるマスクによ
りパターン形成するため、マスクの合わせ誤差により、
溝に対してゲートが非対称となり、ゲートとなるポリシ
リコン膜５をマスクとしてｎ型高濃度拡散層７によるソ
ース・ドレイン領域が非対称となり、トランジスタ特性
が損なわれるという問題点を有していた。また、溝の寸
法が製造上の最小寸法となるため、ゲートは溝より大き
な面積となり、素子の微細化を阻むという問題点も有し
ていた。
本発明は上記従来の問題点を解決するもので、最小寸法
でゲートを形成することで素子の面積を小さくし、また
、トランジスタ特性の対称性を損なうことなくＭＯ３型
半導体装置を得ることのできるＭＯＳ型半導体装置の製
造方法を提供することを目的とするものである。
でゲートを形成することで素子の面積を小さくし、また
、トランジスタ特性の対称性を損なうことなくＭＯ３型
半導体装置を得ることのできるＭＯＳ型半導体装置の製
造方法を提供することを目的とするものである。
課題を解決するための手段
この目的を達成するために本発明のＭＯ３型半導体の製
造方法は、溝に沿った垂直向にソース・ドレイン領域と
ＬＤＤ領域を形成し、さらに溝に対してゲートを自己整
合的に形成し、対称なＭＯＳ型半導体装置を形成できる
構成を有している。
造方法は、溝に沿った垂直向にソース・ドレイン領域と
ＬＤＤ領域を形成し、さらに溝に対してゲートを自己整
合的に形成し、対称なＭＯＳ型半導体装置を形成できる
構成を有している。
作用
本発明の構成によれば、溝（ｊ［に沿って、ソース・ド
レイン領域およびＬＤＤ領域を垂直に形成するため、ま
た、溝中にゲートを溝に対して自己整合的に形成するた
め、素子面積を最小とすることができ、対称なトランジ
スタ特性を実現することができる。
レイン領域およびＬＤＤ領域を垂直に形成するため、ま
た、溝中にゲートを溝に対して自己整合的に形成するた
め、素子面積を最小とすることができ、対称なトランジ
スタ特性を実現することができる。
実施例
以下本発明によるＭＯ３型半導体装置の製造方法を第１
図を参照しながら説明する。
図を参照しながら説明する。
第１図において、１１はｐ型シリコン基板、１２はｎ型
低濃度不純物層、１３は堆積酸化膜、１４は熱酸化膜、
１５はレジスト膜、１６はｎ型高濃度不純物層、１７は
ゲート酸化膜、そして、１８はポリシリコン膜である。
低濃度不純物層、１３は堆積酸化膜、１４は熱酸化膜、
１５はレジスト膜、１６はｎ型高濃度不純物層、１７は
ゲート酸化膜、そして、１８はポリシリコン膜である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
１にリンを例えば５０ＫｅＶ１．０Ｘ１０１３Ｃ■−２
でイオン注入し、ｎ型低濃度不純物層１２を形成する。
１にリンを例えば５０ＫｅＶ１．０Ｘ１０１３Ｃ■−２
でイオン注入し、ｎ型低濃度不純物層１２を形成する。
次に第１図（ｂ）に示すように、パターン形成した堆積
酸化膜１３をマスクとし、ｐ型シリコン基板１１をドラ
イエツチングした後、ｎ型低濃度不純物層１２より深く
、例えば輻０．８μｍ１深さ２μｍの溝を形成する。次
に、例えば厚さ５０ｎｍの熱酸化膜１４を形成後、チャ
ンネル部不純物濃度決定のためボロンを例えば４０Ｋｅ
Ｖ。
酸化膜１３をマスクとし、ｐ型シリコン基板１１をドラ
イエツチングした後、ｎ型低濃度不純物層１２より深く
、例えば輻０．８μｍ１深さ２μｍの溝を形成する。次
に、例えば厚さ５０ｎｍの熱酸化膜１４を形成後、チャ
ンネル部不純物濃度決定のためボロンを例えば４０Ｋｅ
Ｖ。
１、ＯＸ ｌ ０Ｉ２ｅｌｌ−２でイオン注入し、さら
に、レジスト膜１５を全面塗布した状態を第１図（Ｃ）
に示す。次に第１図（ｄ）に示すように、溝部のみにレ
ジスト膜１５が残るように、レジスト膜１５を全面ドラ
イ・エツチングする。次に第１図（ｅ）に示すように、
ヒ素を例えば３０ＫｅＶ３．０Ｘ１０”ａｍ−２でイオ
ン注入し、ｎ型高濃度不純物層１６を形成する。次に、
レジスト膜１５と熱酸化膜１４をウェット除去後、例え
ば酸素雰囲気中１０００℃１分のランプ加熱法により、
ゲート酸化膜１７を形成した上にＣＶＤ法によるポリシ
リコン膜１８を例えば４００ｎｍの厚さに低温成長させ
る。この時の状態を第１図（ｆ）に示す。次に第１図（
ｇ）に示すように、次にポリシリコン膜１８が溝部のみ
に残存するようにポリシリコン膜１８を全面ドライ・エ
ツチングする。
に、レジスト膜１５を全面塗布した状態を第１図（Ｃ）
に示す。次に第１図（ｄ）に示すように、溝部のみにレ
ジスト膜１５が残るように、レジスト膜１５を全面ドラ
イ・エツチングする。次に第１図（ｅ）に示すように、
ヒ素を例えば３０ＫｅＶ３．０Ｘ１０”ａｍ−２でイオ
ン注入し、ｎ型高濃度不純物層１６を形成する。次に、
レジスト膜１５と熱酸化膜１４をウェット除去後、例え
ば酸素雰囲気中１０００℃１分のランプ加熱法により、
ゲート酸化膜１７を形成した上にＣＶＤ法によるポリシ
リコン膜１８を例えば４００ｎｍの厚さに低温成長させ
る。この時の状態を第１図（ｆ）に示す。次に第１図（
ｇ）に示すように、次にポリシリコン膜１８が溝部のみ
に残存するようにポリシリコン膜１８を全面ドライ・エ
ツチングする。
発明の効果
本発明のＭＯ３型半導体装置の製造方法によれば、溝側
壁に沿って、ソース・ドレイン領域となるｎ型高濃度不
純物層としＬＤＤ領域となるｎ型低濃度不純物層を形成
し、また、溝下部にチャンネル領域を形成し、さらに、
溝中にゲートを溝に対して自己整合的に形成して対称な
ＭＯＳ型半導体装置の構造を得ることにより、対称なト
ランジスタ特性が実現できるので、動作性能の高いＭＯ
Ｓ型半導体装置を提供できる。
壁に沿って、ソース・ドレイン領域となるｎ型高濃度不
純物層としＬＤＤ領域となるｎ型低濃度不純物層を形成
し、また、溝下部にチャンネル領域を形成し、さらに、
溝中にゲートを溝に対して自己整合的に形成して対称な
ＭＯＳ型半導体装置の構造を得ることにより、対称なト
ランジスタ特性が実現できるので、動作性能の高いＭＯ
Ｓ型半導体装置を提供できる。
第１図は本発明の一実施例におけるＭＯ３型半導体装置
の製造方法の工程断面図、第２図は従来のＭＯＳ型半導
体装置の製造方法の工程断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ｎ型
低濃度不純物層、３・・・・・・堆積酸化膜、４・・・
・・・ゲート酸化膜、５・・・・・・ポリシリコン膜、
６・・・・・・レジスト膜、７・・・・・・ｎ型高濃度
不純物層、１１・・・・・・ｐ型シリコン基板、１２・
・・・・・ｎ型低濃度不純物層、１３・・・・・・堆積
酸化膜、１４・・・・・・熱酸化膜、１５・・・・・・
レジスト膜、１６・・・・・・ｎ型高濃度不純物層、１
７・・・・・・ゲート酸化膜、１８・・・・・・ポリシ
リコン膜。
の製造方法の工程断面図、第２図は従来のＭＯＳ型半導
体装置の製造方法の工程断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ｎ型
低濃度不純物層、３・・・・・・堆積酸化膜、４・・・
・・・ゲート酸化膜、５・・・・・・ポリシリコン膜、
６・・・・・・レジスト膜、７・・・・・・ｎ型高濃度
不純物層、１１・・・・・・ｐ型シリコン基板、１２・
・・・・・ｎ型低濃度不純物層、１３・・・・・・堆積
酸化膜、１４・・・・・・熱酸化膜、１５・・・・・・
レジスト膜、１６・・・・・・ｎ型高濃度不純物層、１
７・・・・・・ゲート酸化膜、１８・・・・・・ポリシ
リコン膜。
Claims (2)
- （１）一導電型の半導体基板に第１の反対導電型不純物
層を形成後、同第１の反対導電型不純物層より深い溝を
形成する工程と、第２の反対導電型不純物層を上記第１
の反対導電型不純物層より高濃度でかつ浅く上記溝以外
の半導体基板に形成する工程と、上記溝中にゲートを形
成する工程を備えたことを特徴とするＭＯＳ型半導体装
置の製造方法。 - （２）ゲートを溝に対して自己整合的に形成することを
特徴とする特許請求の範囲第１項に記載のＭＯＳ型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022458A JPH03227571A (ja) | 1990-02-01 | 1990-02-01 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022458A JPH03227571A (ja) | 1990-02-01 | 1990-02-01 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227571A true JPH03227571A (ja) | 1991-10-08 |
Family
ID=12083269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022458A Pending JPH03227571A (ja) | 1990-02-01 | 1990-02-01 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010508A (ja) * | 2008-06-30 | 2010-01-14 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2011166163A (ja) * | 2011-04-15 | 2011-08-25 | Sony Corp | 半導体装置の製造方法 |
-
1990
- 1990-02-01 JP JP2022458A patent/JPH03227571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010508A (ja) * | 2008-06-30 | 2010-01-14 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2011166163A (ja) * | 2011-04-15 | 2011-08-25 | Sony Corp | 半導体装置の製造方法 |
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