JPH03228140A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH03228140A JPH03228140A JP2023200A JP2320090A JPH03228140A JP H03228140 A JPH03228140 A JP H03228140A JP 2023200 A JP2023200 A JP 2023200A JP 2320090 A JP2320090 A JP 2320090A JP H03228140 A JPH03228140 A JP H03228140A
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- microprogram
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- 238000001514 detection method Methods 0.000 claims abstract description 12
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
技術分野
本発明はマイクロプログラム制御装置に関し、特にマイ
クロプログラムを格納する制御記憶からの読出しデータ
にエラーが発生したときのエラー処理方式に関するもの
である。 従来技術 従来のこの種のマイクロプログラム制御装置のブロック
を第２図に示す。この装置は、マイクロプログラム語を
格納する制御記憶３と、そのアドレスを保持するアドレ
スレジスタ２及び９と、制御記憶３から読出されるマイ
クロプログラム語を保持する読出しレジスタ５と、読出
されたマイクロプログラム語のエラー検出及び訂正を行
うエラー検出回路６及びエラー訂正回路７と、エラー処
理制御をなす制御回路８と、訂正済データを保持するラ
イトデータレジスタ９と、アドレスレジスタ２への人力
アドレスを選択するセレクタ１と、読出しレジスタ５へ
の入力データを選択するセレクタ４と、読出しレジスタ
５からのデータをデコードするデコーダ１８とからなっ
ている。 エラー処理に伴う一連の動作を例にとって説明すると、
アドレスレジスタ２により、制御記憶３から読出された
マイクロプログラム語は、セレクタ４を通り読出しレジ
スタ５にセットされると同時に、アドレスレジスタ２か
ら出力されたアドレスはアドレスレジスタ９にセットさ
れる。 次のタイミングで、読出しレジスタ５から出力されるマ
イクロプログラム語はエラー検出回路６によりエラーチ
エツクが行われる。この時、エラー検出がないケースで
は、マイクロプログラム語はデコーダ１８を通り各種レ
ジスタを制御する。 しかし、エラー検出ケースでは、制御回路８から出力さ
れるホールド信号１６によってマイクロプログラムに関
する全レジスタをホールドする。そして、エラーマイク
ロプログラム語はエラーＫＴ ｉｌ（回路７によりエラ
ー訂正が行われ、エラー信号１６によってセレクタ４て
セレクトされて読出しレジスタ５にセットされる。同時
に、エラー訂正マイクロプログラム語はライトデータレ
ジスタ１１にセットされる。 エラーマイクロプログラム語のアドレスであり、アドレ
スレジスタ９にセットされているアドレスは、制御回路
８から出力されるセレクト信号１５によりセレクタ１で
セレクトされ、アドレスレジスタ２にセットされる。 次のタイミング以降で、ライトデータレジスタ１１にセ
ットされたエラー訂正マイクロプログラム語は、制御回
路８から出力されるライト指示信号１７と、ライトアド
レスであるアドレスレジスタ２内のアドレスとにより、
制御記憶３に対する書込み処理を行う。 この書込み処理が終了したならば、ホールド信号１６が
解除され、読出しレジスタ５にセットされているエラー
訂正済マイクロプログラム語はデコーダ１８を通り各種
レジスタの制御を行う。 以上のエラー処理制御の特徴としては、命令実行中のマ
イクロプログラム語に書込み処理を行っている点である
。 上述した従来のマイクロプログラム制御装置では、マイ
クロプログラムのシーケンス制御中、つまり命令の実行
中に発生するエラーマイクロプログラム語は全てエラー
訂正後に制御記憶に書込まれた後、マイクロプログラム
制御が開始される。 よって、マイクロプログラム制御を行う目的以外のライ
ト制御を常に行うことになるため、命令の実行に対して
は無駄な制御を行っている。 発明の目的 本発明の目的は、マイクロプログラムにエラーが発生し
ても、その命令シーケンスの実行効率を低下させないよ
うにしたマイクロプログラム制御装置を提供することで
ある。 発明の構成 本発明によるマイクロプログラム制御装置は、マイクロ
プログラムを格納する制御記憶と、前記制御記憶から読
出されたマイクロプログラム語のエラー検出を行うエラ
ー検出手段と、そのエラーの訂正を行うエラー訂正手段
と、エラー発生したマイクロプログラム語のアドレスを
保持する第１保持手段と、エラー訂正後のマイクロプロ
グラム語を保持する第２保持手段と、１命令中のマイク
ロプログラムシーケンスの終了に応答して、前記第１保
持手段のアドレスにより前記第２保持手段のマイクロプ
ログラム語を前記制御記憶に書込むよう制御する制御１
段とを含むことを特徴としている。 実施例 次に、本発明について図面を参照して説明する。 第１図は本発明の一実施例を示すブロック図であり、第
２図と同等部分は同一符号により示している。 本実施例におけるマイクロプログラム制御装置は、マイ
クロプログラム語を格納する制御記憶３、そのアドレス
を保持するアドレスレジスタ２及び９、制御記憶３から
読出されるマイクロプログラム語を保持する読出しレジ
スタ５、読出されたマイクロプログラム語のエラー検出
及び訂正を行うエラー検出回路６及びエラー訂正回路７
、エラー処理動作を制御する制御回路８、エラー発生し
たマイクロプログラム語のアドレスを保持するエラーア
ドレスレジスタ１０、その訂正済データを保持するライ
トデータレジスタ１１、エラーが発生したことを示すエ
ラー状態フラグ１２、アドレスレジスタ２への人力アド
レスを選択するセレクタ１、読出しレジスタ５への入力
データを選択するセレクタ４．読出しレジスタ５のマイ
クロプログラム語をデコードするデコーダ１８がら構成
されている。 第１図を参照すると、アドレスレジスタ２には制御記憶
３のアドレスがセットされており、セレクタ１により次
の３つのアドレスの１つがセットされる。すなわち、一
般的なマイクロプログラムのシーケンス動作に１１１！
う起動アドレスと、読出しレジスタ５からシーケンス動
作中に出力されるマイクロプログラム語のサブフィール
ドである次々ステップのアドレスと、マイクロプログラ
ム語のエラー発生後に行う制御記憶３への書込み処理の
ために、エラーアドレスレジスタ１ｏから出力されるラ
イトアドレスとの３つのアドレスのいずれかかセレクタ
１を通りアドレスレジスタ２にセットされる。 読出しレジスタ５には、制御記憶３がら読出されるマイ
クロプログラム語、またはマイクロプログラム語にエラ
ーが発生した時、エラー訂正回路７によりエラー訂正さ
れたマイクロプログラム語のいずれかがセレクタ４を通
りセットされる。 アドレスレジスタ９にはアドレスレジスタから出力され
たアドレスがセットされ、このアドレスは読出しレジス
タ５にセットされるマイクロプログラム語のアドレスと
なる。 エラー検出回路６は読出しレジスタ５にセットされてい
るマイクロプログラム語のエラー検出ヲ行う回路であり
、エラー検出時は、エラー信号１４を出力し、エラー状
態フラグ１２をセットすると共に、各レジスタを制御し
ている。エラー訂正回路７は、読出しレジスタ５から出
力されたマイクロプログラム語にエラーが検出された時
、エラー訂正を行い、そのエラー訂正済マイクロプログ
ラム語はライトデータレジスタ１１にセットされる。 ライトデータレジスタ１１は前述した様にエラー訂正後
のマイクロプログラム語を保持するレジスタであり、エ
ラー信号１４によりエラー訂正毎に常時セットされる。 また、エラー信号１４が発行されなければ、ホールド状
態となる。 エラーアドレスレジスタ１０には、ライトデータレジス
タ１１に保持されているマイクロプログラム語のアドレ
スを常に保持しており、よって更新タイミングもライト
データレジスタ１１と同様であり、それ以外はホールド
状態となる。 エラー状態フラグ１２は、マイクロプログラム語にエラ
ーが検出されたことを示すフラグであり、１命令中のマ
イクロプログラムシーケンス動作において、前述した通
り、エラー検出回路６から出力されるエラー信号１４に
よりセットされ、マイクロプログラムシーケンス動作の
終了を示すマイクロプログラム語の命令終了信号１３（
以後ＥＯＰ１３と呼ぶ）によりリセットされる。よって
、１命令中にマイクロプログラム語のエラーが検出され
ると、命令終了まではセットされたままとなる。 制御回路８はＥＯＰ１３、エラー信号１４、エラー状態
フラグ１２により、マイクロプログラム語のエラー処理
動作を制御する。セレクト信号１５、マイクロプログラ
ム命令処理に関する全レジスタをホールドするためのホ
ールド信号１６、マイクロプログラム語の書込みタイミ
ングに発行されるライト指示信号１７を生成している。 次に、第１図に示す一実施例の動作を、第３図のタイム
チャー１・に沿って順を追って説明する。 このタイムチャートに示す一連の動作は、Ａ、Ｂ。 Ｃの３命令であり、Ａ命令はＡＯ→Ａｔ （ａｎ→ａ
Ｌ）の２ステツプ、Ｂ命令はＢＯ−Ｂｌ −Ｂ２→Ｂ３
（ｂＯ→ｂ１→ｂ２→ｂ３）の４ステツプ、Ｃ命令
は数ステップから構成されている。 Ａ命令において、ＡＯ−Ａｔステップ共にエラーは検出
されないため、ＴＯステップで、アドレスレジスタ２に
セットされているＡＯにより、制御記憶３からマイクロ
プログラム語ａＯが読出されて読出しレジスタ５にセッ
トされる。また、アドレスレジスタ２には、次ステツプ
のアドレスであるＡＩがセットされ、アドレスレジスタ
９には、マイクロプログラム語ａＯのアドレスであるＡ
Ｏがセットされる。 ＴＩ ステップで読出しレジスタ５に保持されているマ
イクロプログラム語ａＯより、命令終了信号“ＥＯＰ
１３”が出力され、この時ａＯにはエラーは検出されず
、エラー信号１４も発行されない。また、エラー状態フ
ラグ１２も、Ａ命令中にエラーが存在しないため、オフ
状態であるので、制御回路８の出力のセレクト信号１５
により、Ｔ２ステップでは、次命令（Ｂ命令）の起動ア
ドレスであるＢＯがセットされる。 同時に、読出しレジスタ５には、Ａ命令の最終ステップ
のアドレスＡＩにより、マイクロプログラム語ａ１がセ
ットされ、またアドレスレジスタ９にはＡＯがセットさ
れる。 ＴＩ、Ｔ２ステップにおいて、読出しレジスタ５にセッ
トされているマイクロプログラム語ａＯａ
クロプログラムを格納する制御記憶からの読出しデータ
にエラーが発生したときのエラー処理方式に関するもの
である。 従来技術 従来のこの種のマイクロプログラム制御装置のブロック
を第２図に示す。この装置は、マイクロプログラム語を
格納する制御記憶３と、そのアドレスを保持するアドレ
スレジスタ２及び９と、制御記憶３から読出されるマイ
クロプログラム語を保持する読出しレジスタ５と、読出
されたマイクロプログラム語のエラー検出及び訂正を行
うエラー検出回路６及びエラー訂正回路７と、エラー処
理制御をなす制御回路８と、訂正済データを保持するラ
イトデータレジスタ９と、アドレスレジスタ２への人力
アドレスを選択するセレクタ１と、読出しレジスタ５へ
の入力データを選択するセレクタ４と、読出しレジスタ
５からのデータをデコードするデコーダ１８とからなっ
ている。 エラー処理に伴う一連の動作を例にとって説明すると、
アドレスレジスタ２により、制御記憶３から読出された
マイクロプログラム語は、セレクタ４を通り読出しレジ
スタ５にセットされると同時に、アドレスレジスタ２か
ら出力されたアドレスはアドレスレジスタ９にセットさ
れる。 次のタイミングで、読出しレジスタ５から出力されるマ
イクロプログラム語はエラー検出回路６によりエラーチ
エツクが行われる。この時、エラー検出がないケースで
は、マイクロプログラム語はデコーダ１８を通り各種レ
ジスタを制御する。 しかし、エラー検出ケースでは、制御回路８から出力さ
れるホールド信号１６によってマイクロプログラムに関
する全レジスタをホールドする。そして、エラーマイク
ロプログラム語はエラーＫＴ ｉｌ（回路７によりエラ
ー訂正が行われ、エラー信号１６によってセレクタ４て
セレクトされて読出しレジスタ５にセットされる。同時
に、エラー訂正マイクロプログラム語はライトデータレ
ジスタ１１にセットされる。 エラーマイクロプログラム語のアドレスであり、アドレ
スレジスタ９にセットされているアドレスは、制御回路
８から出力されるセレクト信号１５によりセレクタ１で
セレクトされ、アドレスレジスタ２にセットされる。 次のタイミング以降で、ライトデータレジスタ１１にセ
ットされたエラー訂正マイクロプログラム語は、制御回
路８から出力されるライト指示信号１７と、ライトアド
レスであるアドレスレジスタ２内のアドレスとにより、
制御記憶３に対する書込み処理を行う。 この書込み処理が終了したならば、ホールド信号１６が
解除され、読出しレジスタ５にセットされているエラー
訂正済マイクロプログラム語はデコーダ１８を通り各種
レジスタの制御を行う。 以上のエラー処理制御の特徴としては、命令実行中のマ
イクロプログラム語に書込み処理を行っている点である
。 上述した従来のマイクロプログラム制御装置では、マイ
クロプログラムのシーケンス制御中、つまり命令の実行
中に発生するエラーマイクロプログラム語は全てエラー
訂正後に制御記憶に書込まれた後、マイクロプログラム
制御が開始される。 よって、マイクロプログラム制御を行う目的以外のライ
ト制御を常に行うことになるため、命令の実行に対して
は無駄な制御を行っている。 発明の目的 本発明の目的は、マイクロプログラムにエラーが発生し
ても、その命令シーケンスの実行効率を低下させないよ
うにしたマイクロプログラム制御装置を提供することで
ある。 発明の構成 本発明によるマイクロプログラム制御装置は、マイクロ
プログラムを格納する制御記憶と、前記制御記憶から読
出されたマイクロプログラム語のエラー検出を行うエラ
ー検出手段と、そのエラーの訂正を行うエラー訂正手段
と、エラー発生したマイクロプログラム語のアドレスを
保持する第１保持手段と、エラー訂正後のマイクロプロ
グラム語を保持する第２保持手段と、１命令中のマイク
ロプログラムシーケンスの終了に応答して、前記第１保
持手段のアドレスにより前記第２保持手段のマイクロプ
ログラム語を前記制御記憶に書込むよう制御する制御１
段とを含むことを特徴としている。 実施例 次に、本発明について図面を参照して説明する。 第１図は本発明の一実施例を示すブロック図であり、第
２図と同等部分は同一符号により示している。 本実施例におけるマイクロプログラム制御装置は、マイ
クロプログラム語を格納する制御記憶３、そのアドレス
を保持するアドレスレジスタ２及び９、制御記憶３から
読出されるマイクロプログラム語を保持する読出しレジ
スタ５、読出されたマイクロプログラム語のエラー検出
及び訂正を行うエラー検出回路６及びエラー訂正回路７
、エラー処理動作を制御する制御回路８、エラー発生し
たマイクロプログラム語のアドレスを保持するエラーア
ドレスレジスタ１０、その訂正済データを保持するライ
トデータレジスタ１１、エラーが発生したことを示すエ
ラー状態フラグ１２、アドレスレジスタ２への人力アド
レスを選択するセレクタ１、読出しレジスタ５への入力
データを選択するセレクタ４．読出しレジスタ５のマイ
クロプログラム語をデコードするデコーダ１８がら構成
されている。 第１図を参照すると、アドレスレジスタ２には制御記憶
３のアドレスがセットされており、セレクタ１により次
の３つのアドレスの１つがセットされる。すなわち、一
般的なマイクロプログラムのシーケンス動作に１１１！
う起動アドレスと、読出しレジスタ５からシーケンス動
作中に出力されるマイクロプログラム語のサブフィール
ドである次々ステップのアドレスと、マイクロプログラ
ム語のエラー発生後に行う制御記憶３への書込み処理の
ために、エラーアドレスレジスタ１ｏから出力されるラ
イトアドレスとの３つのアドレスのいずれかかセレクタ
１を通りアドレスレジスタ２にセットされる。 読出しレジスタ５には、制御記憶３がら読出されるマイ
クロプログラム語、またはマイクロプログラム語にエラ
ーが発生した時、エラー訂正回路７によりエラー訂正さ
れたマイクロプログラム語のいずれかがセレクタ４を通
りセットされる。 アドレスレジスタ９にはアドレスレジスタから出力され
たアドレスがセットされ、このアドレスは読出しレジス
タ５にセットされるマイクロプログラム語のアドレスと
なる。 エラー検出回路６は読出しレジスタ５にセットされてい
るマイクロプログラム語のエラー検出ヲ行う回路であり
、エラー検出時は、エラー信号１４を出力し、エラー状
態フラグ１２をセットすると共に、各レジスタを制御し
ている。エラー訂正回路７は、読出しレジスタ５から出
力されたマイクロプログラム語にエラーが検出された時
、エラー訂正を行い、そのエラー訂正済マイクロプログ
ラム語はライトデータレジスタ１１にセットされる。 ライトデータレジスタ１１は前述した様にエラー訂正後
のマイクロプログラム語を保持するレジスタであり、エ
ラー信号１４によりエラー訂正毎に常時セットされる。 また、エラー信号１４が発行されなければ、ホールド状
態となる。 エラーアドレスレジスタ１０には、ライトデータレジス
タ１１に保持されているマイクロプログラム語のアドレ
スを常に保持しており、よって更新タイミングもライト
データレジスタ１１と同様であり、それ以外はホールド
状態となる。 エラー状態フラグ１２は、マイクロプログラム語にエラ
ーが検出されたことを示すフラグであり、１命令中のマ
イクロプログラムシーケンス動作において、前述した通
り、エラー検出回路６から出力されるエラー信号１４に
よりセットされ、マイクロプログラムシーケンス動作の
終了を示すマイクロプログラム語の命令終了信号１３（
以後ＥＯＰ１３と呼ぶ）によりリセットされる。よって
、１命令中にマイクロプログラム語のエラーが検出され
ると、命令終了まではセットされたままとなる。 制御回路８はＥＯＰ１３、エラー信号１４、エラー状態
フラグ１２により、マイクロプログラム語のエラー処理
動作を制御する。セレクト信号１５、マイクロプログラ
ム命令処理に関する全レジスタをホールドするためのホ
ールド信号１６、マイクロプログラム語の書込みタイミ
ングに発行されるライト指示信号１７を生成している。 次に、第１図に示す一実施例の動作を、第３図のタイム
チャー１・に沿って順を追って説明する。 このタイムチャートに示す一連の動作は、Ａ、Ｂ。 Ｃの３命令であり、Ａ命令はＡＯ→Ａｔ （ａｎ→ａ
Ｌ）の２ステツプ、Ｂ命令はＢＯ−Ｂｌ −Ｂ２→Ｂ３
（ｂＯ→ｂ１→ｂ２→ｂ３）の４ステツプ、Ｃ命令
は数ステップから構成されている。 Ａ命令において、ＡＯ−Ａｔステップ共にエラーは検出
されないため、ＴＯステップで、アドレスレジスタ２に
セットされているＡＯにより、制御記憶３からマイクロ
プログラム語ａＯが読出されて読出しレジスタ５にセッ
トされる。また、アドレスレジスタ２には、次ステツプ
のアドレスであるＡＩがセットされ、アドレスレジスタ
９には、マイクロプログラム語ａＯのアドレスであるＡ
Ｏがセットされる。 ＴＩ ステップで読出しレジスタ５に保持されているマ
イクロプログラム語ａＯより、命令終了信号“ＥＯＰ
１３”が出力され、この時ａＯにはエラーは検出されず
、エラー信号１４も発行されない。また、エラー状態フ
ラグ１２も、Ａ命令中にエラーが存在しないため、オフ
状態であるので、制御回路８の出力のセレクト信号１５
により、Ｔ２ステップでは、次命令（Ｂ命令）の起動ア
ドレスであるＢＯがセットされる。 同時に、読出しレジスタ５には、Ａ命令の最終ステップ
のアドレスＡＩにより、マイクロプログラム語ａ１がセ
ットされ、またアドレスレジスタ９にはＡＯがセットさ
れる。 ＴＩ、Ｔ２ステップにおいて、読出しレジスタ５にセッ
トされているマイクロプログラム語ａＯａ
【は共にエラ
ーが検出されないため、各々デコーダ１８によりデコー
ドされ、各種レジスタを制御する。尚、このときエラー
アドレスレジスタ］０、ライトデータレジスタ１１共に
エラーが発生しないため、ホールド状態となっている。 次に、４ステツプから成るＢ命令について説明する。前
述した通り、Ｔ２ステップで、起動アドレスＢＯはアド
レスレジスタ２にセットされている。次タイミング（Ｔ
３ステップ）で、制御記憶３よりマイクロプログラム語
ｂＯが読出しレジスタ５にセットされ、アドレスレジス
タ９にＢＯが、アドレスレジスタ２には、次ステツプの
アドレスＢ１が夫々セットされる。 マイクロプログラム語ｂＯにはエラーがないため、次ス
テツプ（Ｔ４ステップ）では、前ステップと同様読出し
レジスタ５にはマイクロプログラム語ｂｌ’が、アドレ
スレジスタ９にはアドレスＢ］が、アドレスレジスタ２
には次ステツプのアドレスＢ２が夫々セットされる。 次のタイミング（Ｔ５ステップ）でマイクロプログラム
語ｂｌ’がエラー検出回路６によりエラ検出されると、
エラー信号１４が発行される。 エラー信号１４はエラー状態フラグ】２をセットし、制
御回路８によりマイクロプログラム命令処理に関する全
レジスタをホールドするためのホールド信号１６が発行
される。 同時にエラーマイクロプログラム語ｂｔ’ はエラー訂
正回路７によりエラー訂正を行い（マイクロプログラム
語ｂｔ ） 、エラー信号１４により読出しレジスタ５
、ライトデータレジスタ１１にマイクロプログラム語ｂ
１が、エラーアドレスレジスタ１０にはアドレスレジス
タ９の出力によるエラーマイクロプログラム語のアドレ
スＢ１が夫々セットされる。 そして、次のタイミング（Ｔ６ステツプ）では、ホール
ド信号１６が解除され、アドレスレジスタ２には、Ｂ命
令の最終ステップアドレスであるＢ３が、読出しレジス
タ５には、マイクロプログラム語ｂ２が、またアドレス
レジスタ９にはマイクロプログラム語ｂ２のアドレスＢ
２が夫々セットされる。 一方、エラー訂正されたマイクロプログラム語ｂ１はデ
コーダ１８によりデコードされ、各種レジスタを制御す
る。 Ｂ命令のＥＯＰ １３信号はＴ６ステツプにおいてマイ
クロプログラム語ｂ２から出力されるが、この時、前述
したエラー状態フラグ１２はセットされているため、制
御回路８によりセレクト信号１５が出力される。尚、エ
ラー状態フラグ１２はＥＯＰ １３によりＴ８ステップ
でクリアされる。 そして、次命令の起動（Ｃ命令）は行われず、エラーア
ドレスレジスタ１０に保持されているエラーアドレスＢ
１がセレクト信号１５によりアドレスレジスタ２にセッ
トされる。 次のタイミング（Ｔ７ステツプ）では、ホールド信号１
８、ライト指示信号１７が制御回路８から出力され、数
Ｔ間（７７〜Ｔ１）、マイクロプログラムに関するレジ
スタがホールドされている間に、ライトデータレジスタ
１１に保持されているエラー訂正済マイクロプログラム
語ｂｌが制御記憶３に書込まれる。つまり、命令と命令
の切れ１］において書込み処理が行われるのである。 書込みが終了するＴｉステップで、セレクト信号１５が
再度発行され、同時にホールド信号１６が解除され、Ｔ
Ｉ＋１ステップで、次命令（Ｃ命令）の起動アドレスＣ
Ｏがアドレスレジスタ２にセットされる。以後、Ｃ命令
はＡ、Ｂ命令と同様な処理を行う。 尚、書込み処理を割込み処理として扱っているが、他に
割込みがあった場合は、他の処理を優先する。また、命
令実行中、マイクロプログラム語に２度以上エラーが発
生した場合は、最新のエラ訂ＩＥ済みマイクロプログラ
ム語を書込み対象とする。 ここに示す一実施例は、エラーアドレスとエラー訂正マ
イクロプログラム語とを、１つしか保持てきないが、他
にレジスタあるいは、バッファを設けることにより、複
数回のエラーマイクロプログラム語の書込み処理が可能
となることは明白である。 発明の詳細 な説明したように本発明によれば、命令実行中にエラー
が検出された場合、エラー訂正のみ行い、書込み処理は
命令終了後の命令と命令の切れ］」に行うことで、該命
令実行中に訂正可能エラーが発生するケースにおける該
命令の処理時間を短縮できるという効果がある。 特に、複数回同一アドレスでエラーが発生するケースで
は、全体の処理時間が短縮できる。
ーが検出されないため、各々デコーダ１８によりデコー
ドされ、各種レジスタを制御する。尚、このときエラー
アドレスレジスタ］０、ライトデータレジスタ１１共に
エラーが発生しないため、ホールド状態となっている。 次に、４ステツプから成るＢ命令について説明する。前
述した通り、Ｔ２ステップで、起動アドレスＢＯはアド
レスレジスタ２にセットされている。次タイミング（Ｔ
３ステップ）で、制御記憶３よりマイクロプログラム語
ｂＯが読出しレジスタ５にセットされ、アドレスレジス
タ９にＢＯが、アドレスレジスタ２には、次ステツプの
アドレスＢ１が夫々セットされる。 マイクロプログラム語ｂＯにはエラーがないため、次ス
テツプ（Ｔ４ステップ）では、前ステップと同様読出し
レジスタ５にはマイクロプログラム語ｂｌ’が、アドレ
スレジスタ９にはアドレスＢ］が、アドレスレジスタ２
には次ステツプのアドレスＢ２が夫々セットされる。 次のタイミング（Ｔ５ステップ）でマイクロプログラム
語ｂｌ’がエラー検出回路６によりエラ検出されると、
エラー信号１４が発行される。 エラー信号１４はエラー状態フラグ】２をセットし、制
御回路８によりマイクロプログラム命令処理に関する全
レジスタをホールドするためのホールド信号１６が発行
される。 同時にエラーマイクロプログラム語ｂｔ’ はエラー訂
正回路７によりエラー訂正を行い（マイクロプログラム
語ｂｔ ） 、エラー信号１４により読出しレジスタ５
、ライトデータレジスタ１１にマイクロプログラム語ｂ
１が、エラーアドレスレジスタ１０にはアドレスレジス
タ９の出力によるエラーマイクロプログラム語のアドレ
スＢ１が夫々セットされる。 そして、次のタイミング（Ｔ６ステツプ）では、ホール
ド信号１６が解除され、アドレスレジスタ２には、Ｂ命
令の最終ステップアドレスであるＢ３が、読出しレジス
タ５には、マイクロプログラム語ｂ２が、またアドレス
レジスタ９にはマイクロプログラム語ｂ２のアドレスＢ
２が夫々セットされる。 一方、エラー訂正されたマイクロプログラム語ｂ１はデ
コーダ１８によりデコードされ、各種レジスタを制御す
る。 Ｂ命令のＥＯＰ １３信号はＴ６ステツプにおいてマイ
クロプログラム語ｂ２から出力されるが、この時、前述
したエラー状態フラグ１２はセットされているため、制
御回路８によりセレクト信号１５が出力される。尚、エ
ラー状態フラグ１２はＥＯＰ １３によりＴ８ステップ
でクリアされる。 そして、次命令の起動（Ｃ命令）は行われず、エラーア
ドレスレジスタ１０に保持されているエラーアドレスＢ
１がセレクト信号１５によりアドレスレジスタ２にセッ
トされる。 次のタイミング（Ｔ７ステツプ）では、ホールド信号１
８、ライト指示信号１７が制御回路８から出力され、数
Ｔ間（７７〜Ｔ１）、マイクロプログラムに関するレジ
スタがホールドされている間に、ライトデータレジスタ
１１に保持されているエラー訂正済マイクロプログラム
語ｂｌが制御記憶３に書込まれる。つまり、命令と命令
の切れ１］において書込み処理が行われるのである。 書込みが終了するＴｉステップで、セレクト信号１５が
再度発行され、同時にホールド信号１６が解除され、Ｔ
Ｉ＋１ステップで、次命令（Ｃ命令）の起動アドレスＣ
Ｏがアドレスレジスタ２にセットされる。以後、Ｃ命令
はＡ、Ｂ命令と同様な処理を行う。 尚、書込み処理を割込み処理として扱っているが、他に
割込みがあった場合は、他の処理を優先する。また、命
令実行中、マイクロプログラム語に２度以上エラーが発
生した場合は、最新のエラ訂ＩＥ済みマイクロプログラ
ム語を書込み対象とする。 ここに示す一実施例は、エラーアドレスとエラー訂正マ
イクロプログラム語とを、１つしか保持てきないが、他
にレジスタあるいは、バッファを設けることにより、複
数回のエラーマイクロプログラム語の書込み処理が可能
となることは明白である。 発明の詳細 な説明したように本発明によれば、命令実行中にエラー
が検出された場合、エラー訂正のみ行い、書込み処理は
命令終了後の命令と命令の切れ］」に行うことで、該命
令実行中に訂正可能エラーが発生するケースにおける該
命令の処理時間を短縮できるという効果がある。 特に、複数回同一アドレスでエラーが発生するケースで
は、全体の処理時間が短縮できる。
第１図は本発明の実施例のブロック図、第２図は従来技
術を示すブロック図、第３図は本発明の実施例の動作を
示すタイムチャートである。 主要部分の符号の説明 ２９・・・・・・アドレスレジスタ ３・・・・・・制御記憶 ６・・・・・エラー検出回路 ７・・・・・・エラー訂正回路 ８・・・・・・制御回路 １０・・・・・エラーアドレスレジスタ１１・・・・ラ
イトアドレスレジスタ
術を示すブロック図、第３図は本発明の実施例の動作を
示すタイムチャートである。 主要部分の符号の説明 ２９・・・・・・アドレスレジスタ ３・・・・・・制御記憶 ６・・・・・エラー検出回路 ７・・・・・・エラー訂正回路 ８・・・・・・制御回路 １０・・・・・エラーアドレスレジスタ１１・・・・ラ
イトアドレスレジスタ
Claims (1)
- （１）マイクロプログラムを格納する制御記憶と、前記
制御記憶から読出されたマイクロプログラム語のエラー
検出を行うエラー検出手段と、そのエラーの訂正を行う
エラー訂正手段と、エラー発生したマイクロプログラム
語のアドレスを保持する第１保持手段と、エラー訂正後
のマイクロプログラム語を保持する第２保持手段と、１
命令中のマイクロプログラムシーケンスの終了に応答し
て、前記第１保持手段のアドレスにより前記第２保持手
段のマイクロプログラム語を前記制御記憶に書込むよう
制御する制御手段とを含むことを特徴とするマイクロプ
ログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023200A JPH03228140A (ja) | 1990-02-01 | 1990-02-01 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023200A JPH03228140A (ja) | 1990-02-01 | 1990-02-01 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228140A true JPH03228140A (ja) | 1991-10-09 |
Family
ID=12104031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023200A Pending JPH03228140A (ja) | 1990-02-01 | 1990-02-01 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238168A (ja) * | 2008-03-28 | 2009-10-15 | Mitsubishi Electric Corp | マイクロプロセッサ |
-
1990
- 1990-02-01 JP JP2023200A patent/JPH03228140A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238168A (ja) * | 2008-03-28 | 2009-10-15 | Mitsubishi Electric Corp | マイクロプロセッサ |
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