JPH04310136A - 制御記憶修正回路 - Google Patents
制御記憶修正回路Info
- Publication number
- JPH04310136A JPH04310136A JP3075493A JP7549391A JPH04310136A JP H04310136 A JPH04310136 A JP H04310136A JP 3075493 A JP3075493 A JP 3075493A JP 7549391 A JP7549391 A JP 7549391A JP H04310136 A JPH04310136 A JP H04310136A
- Authority
- JP
- Japan
- Prior art keywords
- check
- address
- control memory
- wait signal
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は制御記憶修正回路に関す
る。
る。
【０００２】
【従来の技術】従来の制御記憶のチェック及び修正は制
御プログラムを実行する時にチェックが行われ、エラー
が発生した場合はウエイト信号を出力し情報処理装置を
ウエイトさせエラーを修正し、制御記憶への書き込みを
行っている。
御プログラムを実行する時にチェックが行われ、エラー
が発生した場合はウエイト信号を出力し情報処理装置を
ウエイトさせエラーを修正し、制御記憶への書き込みを
行っている。
【０００３】
【発明が解決しようとする課題】上述した従来の制御記
憶修正方法では、制御プログラムを実行するときにチェ
ック及び修正を行っているため、エラーが発生する度に
修正、書き込みの処理がはいり、プログラムの実行がお
くれ、処理速度に影響がでる。
憶修正方法では、制御プログラムを実行するときにチェ
ック及び修正を行っているため、エラーが発生する度に
修正、書き込みの処理がはいり、プログラムの実行がお
くれ、処理速度に影響がでる。
【０００４】また、α線によりソフトエラーが制御プロ
グラム１ワードに２ビット以上発生すると現在一般的に
使用されているＥＣＣによる１ビットエラー修正方法で
は修正不可能になる。
グラム１ワードに２ビット以上発生すると現在一般的に
使用されているＥＣＣによる１ビットエラー修正方法で
は修正不可能になる。
【０００５】
【課題を解決するための手段】本発明の回路は、ＥＣＣ
により１ビットエラーの検出及び修正を行う制御記憶を
有する情報処理機構における制御記憶修正回路において
、制御記憶の内容チェックの為の専用のチュックアドレ
スと、前記制御アドレスの内容に１を加算するインクリ
メント回路と、情報処理機構が外部入力装置との同期を
とるためや情報処理機構外部にあるメモリアクセスの際
に発生するウエイト状態をしめすウエイト信号により通
常の制御記憶アドレスと前記チェックアドレスを切り換
えるアドレスセレクタと、チェックの為に制御記憶の内
容を保持するチェックレジスタと、前記チェックレジス
タのＥＣＣチェックにおいてエラーがあった場合、前記
ウエイト信号に前記エラーを論理和演算し新ウエイト信
号を生成するオアゲートとを有し、前記ウエイト信号に
より、前記アドレスセレクタを通常の制御記憶アドレス
からチェックアドレスに切り替え、チェックアドレスで
指示される制御記憶の内容を前記チェックレジスタに取
り込み、情報処理機構の実行を妨げる事なくＥＣＣチェ
ックを行い、エラーがあった場合に新ウエイト信号によ
り情報処理機構に対制御記憶に修正した制御記憶の内容
を書き込む時間を確保し、制御記憶に修正した制御記憶
の内容を書き込む事を特徴とする。
により１ビットエラーの検出及び修正を行う制御記憶を
有する情報処理機構における制御記憶修正回路において
、制御記憶の内容チェックの為の専用のチュックアドレ
スと、前記制御アドレスの内容に１を加算するインクリ
メント回路と、情報処理機構が外部入力装置との同期を
とるためや情報処理機構外部にあるメモリアクセスの際
に発生するウエイト状態をしめすウエイト信号により通
常の制御記憶アドレスと前記チェックアドレスを切り換
えるアドレスセレクタと、チェックの為に制御記憶の内
容を保持するチェックレジスタと、前記チェックレジス
タのＥＣＣチェックにおいてエラーがあった場合、前記
ウエイト信号に前記エラーを論理和演算し新ウエイト信
号を生成するオアゲートとを有し、前記ウエイト信号に
より、前記アドレスセレクタを通常の制御記憶アドレス
からチェックアドレスに切り替え、チェックアドレスで
指示される制御記憶の内容を前記チェックレジスタに取
り込み、情報処理機構の実行を妨げる事なくＥＣＣチェ
ックを行い、エラーがあった場合に新ウエイト信号によ
り情報処理機構に対制御記憶に修正した制御記憶の内容
を書き込む時間を確保し、制御記憶に修正した制御記憶
の内容を書き込む事を特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の一実施例のブロック図であ
る。図中１０は本発明を使用した情報処理機構である。 情報処理機構１０の内容は処理実行部２０の制御記憶４
０とに大きく分かれている。
る。図中１０は本発明を使用した情報処理機構である。 情報処理機構１０の内容は処理実行部２０の制御記憶４
０とに大きく分かれている。
【０００８】制御記憶４０は処理実行部２０から出力さ
れる制御記憶アドレス（以降ＣＳアドレス）４１によっ
て指示された内容（以降ＣＳデータ）を制御記憶出力（
以降ＣＳデータバス）４３に出力する。ＣＳデータバス
４３は双方向で、処理実行部２０からの書き込み指示信
号４２が“１”となっている時、ＣＳアドレス４１で指
示されるアドレスにＣＳデータバス４３上の値が書き込
まれる。
れる制御記憶アドレス（以降ＣＳアドレス）４１によっ
て指示された内容（以降ＣＳデータ）を制御記憶出力（
以降ＣＳデータバス）４３に出力する。ＣＳデータバス
４３は双方向で、処理実行部２０からの書き込み指示信
号４２が“１”となっている時、ＣＳアドレス４１で指
示されるアドレスにＣＳデータバス４３上の値が書き込
まれる。
【０００９】処理実行部２０の内部には次のものがある
。ＣＳアドレスレジスタ２１、チェックアドレスレジス
タ３１、チェックアドレスレジスタ３１の値の−１の値
を保持するヒストリレジスタ３３の３つはアドレス切り
敢えセレクタ３４を通して、ＣＳアドレス４１として制
御記憶４０に与えられる。
。ＣＳアドレスレジスタ２１、チェックアドレスレジス
タ３１、チェックアドレスレジスタ３１の値の−１の値
を保持するヒストリレジスタ３３の３つはアドレス切り
敢えセレクタ３４を通して、ＣＳアドレス４１として制
御記憶４０に与えられる。
【００１０】セレクタ３４の切り替えは新ウエイト信号
２７とＥＣＣチェッカー及び修正部（以降チェック回路
と記す）３７からのエラー信号３８の組合せによって決
定される。この組合せ条件を表−１に示す。
２７とＥＣＣチェッカー及び修正部（以降チェック回路
と記す）３７からのエラー信号３８の組合せによって決
定される。この組合せ条件を表−１に示す。
【００１１】
【００１２】チェック回路３７はウエイト信号２６によ
り起動される。チェック回路３７からの指示でチェック
アドレスレジスタ３１、ヒストリレジスタ３３、及びチ
ェックアドレスレジスタ３１のインクリメント回路３２
が制御される。
り起動される。チェック回路３７からの指示でチェック
アドレスレジスタ３１、ヒストリレジスタ３３、及びチ
ェックアドレスレジスタ３１のインクリメント回路３２
が制御される。
【００１３】図中２３は処理実行部２０内で発生するウ
エイト要因でウエイト信号生成部２２によってウエイト
信号２６が生成される。新ウエイト信号２７はウエイト
信号２６とエラー信号３８がＲＯゲート３５によりＯＲ
されて生成される。通常実行されＣＳデータが格納され
るのがＣＳレジストスタ２４でチェックが行われる場合
はチェックレジスタ３６に格納される。
エイト要因でウエイト信号生成部２２によってウエイト
信号２６が生成される。新ウエイト信号２７はウエイト
信号２６とエラー信号３８がＲＯゲート３５によりＯＲ
されて生成される。通常実行されＣＳデータが格納され
るのがＣＳレジストスタ２４でチェックが行われる場合
はチェックレジスタ３６に格納される。
【００１４】図中５０は情報処理機構１０が接続されて
いるシステムバスであり、６０はシステムバス５０に接
続されているバス装置である。
いるシステムバスであり、６０はシステムバス５０に接
続されているバス装置である。
【００１５】情報処理機構１０は新ウエイト信号２６が
“１”とならない場合は次のように動作する。
“１”とならない場合は次のように動作する。
【００１６】ＣＳアドレス４１はＣＳアドレスレジスタ
２１の値が出力されている。対応するＣＳデータがＣＳ
バス４３に出力されＣＳレジスタ２４に格納され、デコ
ード回路２５でＣＳデータが解読され実行される。これ
により、次に実行するＣＳアドレスが決定されＣＳアド
レスレジスタ２１の値が更新される。これを繰り返すこ
とにより処理実行部１０は処理を進める。この状態にお
いては本制御記憶修正が実行されない。
２１の値が出力されている。対応するＣＳデータがＣＳ
バス４３に出力されＣＳレジスタ２４に格納され、デコ
ード回路２５でＣＳデータが解読され実行される。これ
により、次に実行するＣＳアドレスが決定されＣＳアド
レスレジスタ２１の値が更新される。これを繰り返すこ
とにより処理実行部１０は処理を進める。この状態にお
いては本制御記憶修正が実行されない。
【００１７】今、処理実行部１０がメモリ装置６０に対
し読みだし要求をだしウエイト要因２３の内のひとつが
有効になったとする。ウエイト信号生成回路２２はウエ
イト信号２６を有効とし、これによりチェック回路３７
が起動される。
し読みだし要求をだしウエイト要因２３の内のひとつが
有効になったとする。ウエイト信号生成回路２２はウエ
イト信号２６を有効とし、これによりチェック回路３７
が起動される。
【００１８】アドレスセレクタ３４はＣＳアドレス４１
の出力をチェックアドレス３１の出力に切り換え、ＣＳ
データバス４３にはチェックアドレス３１の出力に対応
するＣＳデータが出力され、チェックレジスタ３６に格
納される。
の出力をチェックアドレス３１の出力に切り換え、ＣＳ
データバス４３にはチェックアドレス３１の出力に対応
するＣＳデータが出力され、チェックレジスタ３６に格
納される。
【００１９】同じタイミングでチェックアドレスレジス
タ３１とヒストリレジスタ３２の内容が更新される。チ
ェックレジスタ３６の出力はチェック回路３７で行われ
る。ウエイト信号２６が有効となっている間このチェッ
ク動作が繰り返される。
タ３１とヒストリレジスタ３２の内容が更新される。チ
ェックレジスタ３６の出力はチェック回路３７で行われ
る。ウエイト信号２６が有効となっている間このチェッ
ク動作が繰り返される。
【００２０】ウエイト信号が有効でなくなると、アドレ
スレジスタ３４の出力としてＣＳアドレス２１の値が出
力され通常の状態に戻り、処理が実行される。
スレジスタ３４の出力としてＣＳアドレス２１の値が出
力され通常の状態に戻り、処理が実行される。
【００２１】チェック回路３７により１ビットエラーが
検出された場合、エラー信号３８が有効となり、ＣＳア
ドレスセレクタ３４の出力はヒストリレジスタ３３の値
に切り替わる。ヒストリレジスタ３３を使用するのはチ
ェックレジスタ３１の値が既にエラーを検出したＣＳア
ドレス＋１の値の更新されている為である。
検出された場合、エラー信号３８が有効となり、ＣＳア
ドレスセレクタ３４の出力はヒストリレジスタ３３の値
に切り替わる。ヒストリレジスタ３３を使用するのはチ
ェックレジスタ３１の値が既にエラーを検出したＣＳア
ドレス＋１の値の更新されている為である。
【００２２】チェック回路３７はＣＳバス上に修正した
ＣＳデータを出力し、書き込み指示信号４２を有効にし
、制御記憶４０に修正したＣＳデータを書き込む。エラ
ー信号３８をウエイト信号２６と論理和演算して、新ウ
エイト２７を生成しているのは制御記憶４０への書き込
み中にウエイト信号２６がＣＳアドレス４１が切り替わ
るのを防ぐためである。
ＣＳデータを出力し、書き込み指示信号４２を有効にし
、制御記憶４０に修正したＣＳデータを書き込む。エラ
ー信号３８をウエイト信号２６と論理和演算して、新ウ
エイト２７を生成しているのは制御記憶４０への書き込
み中にウエイト信号２６がＣＳアドレス４１が切り替わ
るのを防ぐためである。
【００２３】
【発明の効果】以上説明したように、処理実行部がウエ
イト状態にある時にチェック及び修正を行う為、エラー
が発生する度に修正、書き込みの処理を行うことによる
処理速度の低下がなく、またα線によるソフトエラーの
制御プログラム１ワードに２ビット以上発生し修正不可
能な状態になる確率を減らすという効果がある。
イト状態にある時にチェック及び修正を行う為、エラー
が発生する度に修正、書き込みの処理を行うことによる
処理速度の低下がなく、またα線によるソフトエラーの
制御プログラム１ワードに２ビット以上発生し修正不可
能な状態になる確率を減らすという効果がある。
【図１】本発明の一実施例のブロック図である。
１０ 情報処理機構
２０ 処理実行部
２１ ＣＳアドレスレジスタ
２２ ウエイト信号生成回路
２３ ウエイト信号要因
２４ ＣＳデータレジスタ
２５ デコード回路
２６ ウエイト信号
２７ 新ウエイト信号
３１ チェックアドレスレジスタ３２ イ
ンクリメント回路 ３３ ヒストリレジスタ ３４ ＣＳアドレスセレクタ ３５ ＯＲゲート ３６ チェックレジスタ ３７ チェック回路 ３８ エラー信号 ４０ 制御記憶 ４１ ＳＣアドレス ４２ 書き込み指示信号 ４３ ＳＣデータバス ５０ システムバス ６０ メモリ装置
ンクリメント回路 ３３ ヒストリレジスタ ３４ ＣＳアドレスセレクタ ３５ ＯＲゲート ３６ チェックレジスタ ３７ チェック回路 ３８ エラー信号 ４０ 制御記憶 ４１ ＳＣアドレス ４２ 書き込み指示信号 ４３ ＳＣデータバス ５０ システムバス ６０ メモリ装置
Claims (1)
- 【請求項１】 ＥＣＣにより１ビットエラーの検出及
び修正を行う制御記憶を有する情報処理機構における制
御記憶修正回路において、制御記憶の内容チェックの為
の専用のチュックアドレスと、前記制御アドレスの内容
に１を加算するインクリメント回路と、情報処理機構が
外部入力装置との同期をとるためや情報処理機構外部に
あるメモリアクセスの際に発生するウエイト状態をしめ
すウエイト信号により通常の制御記憶アドレスと前記チ
ェックアドレスを切り換えるアドレスセレクタと、チェ
ックの為に制御記憶の内容を保持するチェックレジスタ
と、前記チェックレジスタのＥＣＣチェックにおいてエ
ラーがあった場合、前記ウエイト信号に前記エラーを論
理和演算し新ウエイト信号を生成するオアゲートとを有
し、前記ウエイト信号により、前記アドレスセレクタを
通常の制御記憶アドレスからチェックアドレスに切り替
え、チェックアドレスで指示される制御記憶の内容を前
記チェックレジスタに取り込み、情報処理機構の実行を
妨げる事なくＥＣＣチェックを行い、エラーがあった場
合に新ウエイト信号により情報処理機構に対制御記憶に
修正した制御記憶の内容を書き込む時間を確保し、制御
記憶に修正した制御記憶の内容を書き込む事を特徴とす
る制御記憶修正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075493A JPH04310136A (ja) | 1991-04-09 | 1991-04-09 | 制御記憶修正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075493A JPH04310136A (ja) | 1991-04-09 | 1991-04-09 | 制御記憶修正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310136A true JPH04310136A (ja) | 1992-11-02 |
Family
ID=13577859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075493A Pending JPH04310136A (ja) | 1991-04-09 | 1991-04-09 | 制御記憶修正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04310136A (ja) |
-
1991
- 1991-04-09 JP JP3075493A patent/JPH04310136A/ja active Pending
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