JPH03228286A - 二重パワーラインを有するダイナミックラムのセンス増幅器 - Google Patents
二重パワーラインを有するダイナミックラムのセンス増幅器Info
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- JPH03228286A JPH03228286A JP2328747A JP32874790A JPH03228286A JP H03228286 A JPH03228286 A JP H03228286A JP 2328747 A JP2328747 A JP 2328747A JP 32874790 A JP32874790 A JP 32874790A JP H03228286 A JPH03228286 A JP H03228286A
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- 230000009977 dual effect Effects 0.000 claims description 15
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 abstract 1
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 abstract 1
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 239000000969 carrier Substances 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、二重パワーライン（ＰＯＷＥＲＬＩＮＥ）を
有するダイナミックラムのセンス増幅器に関するもので
、特に多数のブロックが部分動作（Ｐａｒｔｉａｌ Ａ
ｃｔｉｖａｔｉｏ口）するダイナミックラムにおいて、
その感知動作を早めにさせつつ低い尖頭値の電流値を持
つようにした二重パワーラインを有するダイナミックラ
ムのセンス増幅器に関するものである。
有するダイナミックラムのセンス増幅器に関するもので
、特に多数のブロックが部分動作（Ｐａｒｔｉａｌ Ａ
ｃｔｉｖａｔｉｏ口）するダイナミックラムにおいて、
その感知動作を早めにさせつつ低い尖頭値の電流値を持
つようにした二重パワーラインを有するダイナミックラ
ムのセンス増幅器に関するものである。
（従来の技術および発明が解決しようとするｊ１！！＞
一般的に、ダイナミックラムはメモリセルに情報を記憶
するとか読出しをするに際し、■対のビット線に載せら
れた情報を感知して増幅するためのセンス増幅器が利用
される。従って、１対のビット線に裁せられた小さい電
圧差の情報を感知して増幅するためゲート幅が大きいセ
ンス駆動用トランジスターとりストア駆動用トランジス
ター、すなわち、Ｎチャンネルセンス増幅器とＰチャン
ネルセンス増幅器が必要である。しかし、このようなゲ
ート幅が大きい駆動トランジスターを使用する場合には
１対のビット線の両端間の静電容量の不均衡によるセン
ス増幅器の誤動作が起き易く、高い尖頭値電流によって
誤動作でき得る。また、低い尖頭値電流を持つようにさ
せるためゲート幅が小さい駆動トランジスターを使用す
る場合、アクセケス時間が長くなり、センス増幅器の感
知速度が低下される。
一般的に、ダイナミックラムはメモリセルに情報を記憶
するとか読出しをするに際し、■対のビット線に載せら
れた情報を感知して増幅するためのセンス増幅器が利用
される。従って、１対のビット線に裁せられた小さい電
圧差の情報を感知して増幅するためゲート幅が大きいセ
ンス駆動用トランジスターとりストア駆動用トランジス
ター、すなわち、Ｎチャンネルセンス増幅器とＰチャン
ネルセンス増幅器が必要である。しかし、このようなゲ
ート幅が大きい駆動トランジスターを使用する場合には
１対のビット線の両端間の静電容量の不均衡によるセン
ス増幅器の誤動作が起き易く、高い尖頭値電流によって
誤動作でき得る。また、低い尖頭値電流を持つようにさ
せるためゲート幅が小さい駆動トランジスターを使用す
る場合、アクセケス時間が長くなり、センス増幅器の感
知速度が低下される。
上記のような問題点を解決するための従来の方法では池
の回路には共通に使用されない１個の独立的なパワーラ
インをセンス増幅器に使用して尖頭値電流を減少させた
。
の回路には共通に使用されない１個の独立的なパワーラ
インをセンス増幅器に使用して尖頭値電流を減少させた
。
しかし、センス増幅器にｌ１ｍ１の独立的なパワーライ
ンを使用した場合、１１の独立的な供給電圧ＶｃｃとＶ
ｓｓ線が第１段階スロープセンシング（Ｓｌｏｐｅ Ｓ
ｅｎｓｉｎｇ）時、既にパワーラインがインダクタンス
による大きい雑音が載せられた状態であるので従来の短
所を解決することはできなかった。
ンを使用した場合、１１の独立的な供給電圧ＶｃｃとＶ
ｓｓ線が第１段階スロープセンシング（Ｓｌｏｐｅ Ｓ
ｅｎｓｉｎｇ）時、既にパワーラインがインダクタンス
による大きい雑音が載せられた状態であるので従来の短
所を解決することはできなかった。
また、多数のブロックが部分動乍するダイナミックラム
で、情報の出力を要求しない選択されないブロックにお
いても、選択されたブロック内にある駆動トランジスタ
ーと同一なゲート幅を持っている駆動トランジスターが
動作して高い尖頭値電流を起こさせる原因になる。
で、情報の出力を要求しない選択されないブロックにお
いても、選択されたブロック内にある駆動トランジスタ
ーと同一なゲート幅を持っている駆動トランジスターが
動作して高い尖頭値電流を起こさせる原因になる。
従って、本発明は上記の短所を解消するためセンス増幅
器のパワーラインを独立的な１個のパワーラインでない
二重パワーラインを有するダイナミックラムのセンス増
幅器を提供するのにその目的がある。
器のパワーラインを独立的な１個のパワーラインでない
二重パワーラインを有するダイナミックラムのセンス増
幅器を提供するのにその目的がある。
（課題を解決するための手段）
本発明による二重パワーラインを持つダイナミックラム
のセンス増幅器の一つの特徴によると、 １対のビットライン８１およびＢＬを有するメモリセル
アレイ装置と １対のＭＯＳＦＥＴ ＱｌおよびＱ２がそれらゲートを
通じて相互交叉に接続され、上記各々のＭＯＳＦＥＴ
ＱｌおよびＱ２の一方端は夫々ノドφＳＰに接続された
接続点Ｐ１およびＰ２にそれぞれ接続され、これらの他
方端子の各々は上記ビットラインＢＬおよびＢＬに夫々
接続されるＰチャンネルセンス増幅器と、 −有端子は上記ＭＯＳＦＥＴ Ｑｌの一方端に接続され
た接続点Ｐ１に接続され、他方端子はパワーラインＰＣ
Ｉを通じて供給電圧ｇ Ｖｃｃｌに独立的に接続され、
ゲート端子はセンス制御信号４）ＳＰＥＯの供給を受け
てこのセンス制御信号φＳＰＥＤによって作動されるＭ
ＯＳＦＥＴ Ｑ３と、 一方端子は上記ＭＯＳＦＥＴ Ｑ２の一方端に接続され
た接続点Ｐ２に接続され、他方端子はパワーラインＰＣ
２を通じて供給電圧源Ｖｃｃ２に独立的に接続され、ゲ
ート端子はセンス制御信号φＳＰＥＩの供給を受けてこ
のセンス制御信号φＳＰＥ １によって作動する１４０
５ＦＥＴｑ４と、 １対のＭＯＳＦＥＴ Ｑ５とＱ６がそれらゲートを通じ
て相互交叉に接続され、上記各々の）４０ＳＦＥＴ Ｑ
５とＱ６の一方端は夫々ノードφＳＨに接続された接続
点Ｐ３およびＰ４に夫々接続され、これらの他方端子の
各々は上記ビットラインＢしおよびＢＬに各々接続され
るＮチャンネルセンス増幅器と、 一方端子は上記ＭＯＳＦＥＴ Ｑ５の一方端に接続され
た接続点Ｐ３に接続され、他方端子はパワーラインＰＳ
１を通じて供給電圧源Ｖｓｓｌに独立的に接続され、ゲ
ート端子はセンス制御信号φＳＰＥＯの供給を受けてこ
のセンス制御信号φＳＮＥＯによって動作するＭＯＳＦ
ＥＴＱ７と、 一方端子は上記ＭＯＳＦＥＴ Ｑ６の一方端に接続され
た接続点Ｐ４に接続され、他方端子はパワーラインＰＳ
２を通じて供給電圧源Ｖｓｓ２に独立的に接続され、ゲ
ート端子はセンス制御信号φＳＮＥＩの供給を受けてこ
のセンス制御信号によって動作するＭＯＳＦＥＴ Ｑ８
および、 上記ビットラインＢＬおよびＢＬから夫々接続されるが
、各々のゲート端子か接続点Ｐ５を通じて接続されこの
接続点Ｐ５に供給されるＹアドレス信号によって動作す
るＭＯＳＦＥＴ Ｑ９およびＱ１０で構成されるセンス
出力部を具備し、これによって選択的に部分動作するダ
イナミックラムの尖頭値ｔｆｆｉを減少させ、センス増
幅器のセンス動作を早めにさせたのを特徴とする。
のセンス増幅器の一つの特徴によると、 １対のビットライン８１およびＢＬを有するメモリセル
アレイ装置と １対のＭＯＳＦＥＴ ＱｌおよびＱ２がそれらゲートを
通じて相互交叉に接続され、上記各々のＭＯＳＦＥＴ
ＱｌおよびＱ２の一方端は夫々ノドφＳＰに接続された
接続点Ｐ１およびＰ２にそれぞれ接続され、これらの他
方端子の各々は上記ビットラインＢＬおよびＢＬに夫々
接続されるＰチャンネルセンス増幅器と、 −有端子は上記ＭＯＳＦＥＴ Ｑｌの一方端に接続され
た接続点Ｐ１に接続され、他方端子はパワーラインＰＣ
Ｉを通じて供給電圧ｇ Ｖｃｃｌに独立的に接続され、
ゲート端子はセンス制御信号４）ＳＰＥＯの供給を受け
てこのセンス制御信号φＳＰＥＤによって作動されるＭ
ＯＳＦＥＴ Ｑ３と、 一方端子は上記ＭＯＳＦＥＴ Ｑ２の一方端に接続され
た接続点Ｐ２に接続され、他方端子はパワーラインＰＣ
２を通じて供給電圧源Ｖｃｃ２に独立的に接続され、ゲ
ート端子はセンス制御信号φＳＰＥＩの供給を受けてこ
のセンス制御信号φＳＰＥ １によって作動する１４０
５ＦＥＴｑ４と、 １対のＭＯＳＦＥＴ Ｑ５とＱ６がそれらゲートを通じ
て相互交叉に接続され、上記各々の）４０ＳＦＥＴ Ｑ
５とＱ６の一方端は夫々ノードφＳＨに接続された接続
点Ｐ３およびＰ４に夫々接続され、これらの他方端子の
各々は上記ビットラインＢしおよびＢＬに各々接続され
るＮチャンネルセンス増幅器と、 一方端子は上記ＭＯＳＦＥＴ Ｑ５の一方端に接続され
た接続点Ｐ３に接続され、他方端子はパワーラインＰＳ
１を通じて供給電圧源Ｖｓｓｌに独立的に接続され、ゲ
ート端子はセンス制御信号φＳＰＥＯの供給を受けてこ
のセンス制御信号φＳＮＥＯによって動作するＭＯＳＦ
ＥＴＱ７と、 一方端子は上記ＭＯＳＦＥＴ Ｑ６の一方端に接続され
た接続点Ｐ４に接続され、他方端子はパワーラインＰＳ
２を通じて供給電圧源Ｖｓｓ２に独立的に接続され、ゲ
ート端子はセンス制御信号φＳＮＥＩの供給を受けてこ
のセンス制御信号によって動作するＭＯＳＦＥＴ Ｑ８
および、 上記ビットラインＢＬおよびＢＬから夫々接続されるが
、各々のゲート端子か接続点Ｐ５を通じて接続されこの
接続点Ｐ５に供給されるＹアドレス信号によって動作す
るＭＯＳＦＥＴ Ｑ９およびＱ１０で構成されるセンス
出力部を具備し、これによって選択的に部分動作するダ
イナミックラムの尖頭値ｔｆｆｉを減少させ、センス増
幅器のセンス動作を早めにさせたのを特徴とする。
本発明による二重パワーラインを持つダイナミックラム
のセンス増幅器の他の特徴によると、 １対のビット線ＢＬおよびＢＬを持つメモリセルアレイ
装置と、 １対のＭＯＳＦＥＴ ＱｌおよびＱ２がそれらゲートを
通じて相互交叉に接続されるが、上記各々の！４０ＳＦ
ＥＴ ＱｌおよびＱ２の一方端は夫々ノードφＳＰに接
続された接続点ｐｔおよびＰ２に夫々接続され、これら
の他方端子の各々は上記ビットラインＢＬおよびＢＬに
夫々接続されるＰチャンネルセンス増幅器と、 各々の一方端子は上記ＭＯＳＦＥＴ ＱｌおよびＱ２の
一方端に接続された接続点Ｐ１およびＰ２に夫々接続さ
れ、各々の他方端子はパワーラインＰＣを通じて供給電
圧ＪＶｃｃに共通に接続され、各々のゲト端子はセンス
制御信号φＳＰＥＯおよびφＳＰＥ １の供給を受け、
このセンス制御信号φＳＰＥＯおよびφＳＰＥＩによっ
て作動されるＭＯＳＦＥＴ Ｑ３およびＱ４と、 １対のＭＯＳＦＥＴ Ｑ５およびＱ６がそれらゲートを
通じて相互交叉に接続されるが、上記各々のＭＯＳＦＥ
Ｔ Ｑ５およびＱ６の一方端は夫々ノードφＳＮに接続
された接続点Ｐ３およびＰ４に夫々接続され、これらの
他方端子の各々は上記ビットラインＢＬおよびＢＬに夫
々接続されるＮチャンネルセンス増幅器と、 −有端子は上記ＭＯＳＦＥＴ Ｑ５の一方端子に接続さ
れた接続点Ｐ３に接続され、他側端子はパワーラインＰ
Ｓ１を経由して接続点Ｐ７を通じて供給電圧源Ｖｓｓｌ
に独立的に接続され、ゲート端子はセンス制御信号φＳ
ＮＥＯの供給を受けこのセンス制御信号φＳＮＥＯによ
って動作するＭＯＳＦＥＴ Ｑ７と、 −有端子は上記ＭＯＳＦＥＴ Ｑ６の一方端に接続され
た接続点Ｐ４に接続され、他方端子はパワーラインＰＳ
１を経由して接続点Ｐ７を通じて供給電圧源Ｖｓｓ １
に独立的に＃続され、ゲート端子は接続点Ｐ６を通じて
センス制御信号φＳＮＥＩの供給を受けこのセンス制御
信号によって動作するＭＯＳＦＥＴ Ｑ８および、上記
接続点Ｐｂ牙通じて上記センス制御信号ΦＳＮＥ １と
ブロック選択信号φＳＥＬによってダイナミックラムで
選択されたブロックに対する２択制御信号φＳＮＥ２を
出力するブロック選択制御部と、 一方端子は上記ＭＯＳＦＥＴ Ｑ６の一方端に接続され
た接続点Ｐ４に接続され、他方端子はパワーラインＰＳ
２ を経由して供給電圧源Ｖｓｓ２に接続され、ゲート
端子は上記ブロック選択制御部から出力される出力制御
信号φＳＮＥ２によって動作するように接続されるＭＯ
ＳＦＥＴ Ｑ１１及び、 上記ビットラインＢＬおよびＢＬから夫々接続され、各
々のゲト端子が接続点Ｐ５を通じて接続されこの接続点
Ｐ５に供給されるＹアドレス信号によって動作するＭＯ
ＳＦＥＴ Ｑ９およびＱ１０で構成されるセンス出力部
を具備し、それによって、選択的に部分動作するダイナ
ミックラムの尖頭値電流を減少させ、センス増幅器のセ
ンス動作を早めにさせたのを特徴とする。
のセンス増幅器の他の特徴によると、 １対のビット線ＢＬおよびＢＬを持つメモリセルアレイ
装置と、 １対のＭＯＳＦＥＴ ＱｌおよびＱ２がそれらゲートを
通じて相互交叉に接続されるが、上記各々の！４０ＳＦ
ＥＴ ＱｌおよびＱ２の一方端は夫々ノードφＳＰに接
続された接続点ｐｔおよびＰ２に夫々接続され、これら
の他方端子の各々は上記ビットラインＢＬおよびＢＬに
夫々接続されるＰチャンネルセンス増幅器と、 各々の一方端子は上記ＭＯＳＦＥＴ ＱｌおよびＱ２の
一方端に接続された接続点Ｐ１およびＰ２に夫々接続さ
れ、各々の他方端子はパワーラインＰＣを通じて供給電
圧ＪＶｃｃに共通に接続され、各々のゲト端子はセンス
制御信号φＳＰＥＯおよびφＳＰＥ １の供給を受け、
このセンス制御信号φＳＰＥＯおよびφＳＰＥＩによっ
て作動されるＭＯＳＦＥＴ Ｑ３およびＱ４と、 １対のＭＯＳＦＥＴ Ｑ５およびＱ６がそれらゲートを
通じて相互交叉に接続されるが、上記各々のＭＯＳＦＥ
Ｔ Ｑ５およびＱ６の一方端は夫々ノードφＳＮに接続
された接続点Ｐ３およびＰ４に夫々接続され、これらの
他方端子の各々は上記ビットラインＢＬおよびＢＬに夫
々接続されるＮチャンネルセンス増幅器と、 −有端子は上記ＭＯＳＦＥＴ Ｑ５の一方端子に接続さ
れた接続点Ｐ３に接続され、他側端子はパワーラインＰ
Ｓ１を経由して接続点Ｐ７を通じて供給電圧源Ｖｓｓｌ
に独立的に接続され、ゲート端子はセンス制御信号φＳ
ＮＥＯの供給を受けこのセンス制御信号φＳＮＥＯによ
って動作するＭＯＳＦＥＴ Ｑ７と、 −有端子は上記ＭＯＳＦＥＴ Ｑ６の一方端に接続され
た接続点Ｐ４に接続され、他方端子はパワーラインＰＳ
１を経由して接続点Ｐ７を通じて供給電圧源Ｖｓｓ １
に独立的に＃続され、ゲート端子は接続点Ｐ６を通じて
センス制御信号φＳＮＥＩの供給を受けこのセンス制御
信号によって動作するＭＯＳＦＥＴ Ｑ８および、上記
接続点Ｐｂ牙通じて上記センス制御信号ΦＳＮＥ １と
ブロック選択信号φＳＥＬによってダイナミックラムで
選択されたブロックに対する２択制御信号φＳＮＥ２を
出力するブロック選択制御部と、 一方端子は上記ＭＯＳＦＥＴ Ｑ６の一方端に接続され
た接続点Ｐ４に接続され、他方端子はパワーラインＰＳ
２ を経由して供給電圧源Ｖｓｓ２に接続され、ゲート
端子は上記ブロック選択制御部から出力される出力制御
信号φＳＮＥ２によって動作するように接続されるＭＯ
ＳＦＥＴ Ｑ１１及び、 上記ビットラインＢＬおよびＢＬから夫々接続され、各
々のゲト端子が接続点Ｐ５を通じて接続されこの接続点
Ｐ５に供給されるＹアドレス信号によって動作するＭＯ
ＳＦＥＴ Ｑ９およびＱ１０で構成されるセンス出力部
を具備し、それによって、選択的に部分動作するダイナ
ミックラムの尖頭値電流を減少させ、センス増幅器のセ
ンス動作を早めにさせたのを特徴とする。
本発明によるセンス増幅器内に使用された上記ブロック
選択制御部は上記センス制御信号φＳＮＥ ｌとブロッ
ク選択信号φＳＥＬを入力で供給を受けるＮＡＮＤゲー
トＧ１と、上記ＮＡＮＤゲートＧｌにシリアル接続され
たＮＯＴゲートＧ２で構成されるのを特徴とする。
選択制御部は上記センス制御信号φＳＮＥ ｌとブロッ
ク選択信号φＳＥＬを入力で供給を受けるＮＡＮＤゲー
トＧ１と、上記ＮＡＮＤゲートＧｌにシリアル接続され
たＮＯＴゲートＧ２で構成されるのを特徴とする。
本発明によると、部分動作をするダイナミックラムで、
二重または多重スロープ（Ｓｌｏｐｅ）を提供するため
駆動トランジスターのゲート幅の比を適当に配分し、部
分動作によって選択されたデータの出力を要求するブロ
ックに対する駆動トランジスター等は全部動作させる。
二重または多重スロープ（Ｓｌｏｐｅ）を提供するため
駆動トランジスターのゲート幅の比を適当に配分し、部
分動作によって選択されたデータの出力を要求するブロ
ックに対する駆動トランジスター等は全部動作させる。
一方、そのデータの出力を要求しない選択されないブロ
ックに対する駆動トランジスター等は予定された回数だ
け動作させることによって、尖頭値電流値を減少させる
ことができる。言い換えると、二重スロープセンシング
の場合、駆動トランジスターのゲート幅を−とじた時、
Ｗ／ａおよび一／ｂに配分（Ｗ／ａ＋Ｗ／Ｄ＝Ｗ）Ｌ、
特定クロックによってゲート幅がＩｉ！／ａのトランジ
スターだけ動作させるかまたは−／ａおよび１＋ｉ／ｂ
を全て動作させるかを決定して簡単に実現できる。
ックに対する駆動トランジスター等は予定された回数だ
け動作させることによって、尖頭値電流値を減少させる
ことができる。言い換えると、二重スロープセンシング
の場合、駆動トランジスターのゲート幅を−とじた時、
Ｗ／ａおよび一／ｂに配分（Ｗ／ａ＋Ｗ／Ｄ＝Ｗ）Ｌ、
特定クロックによってゲート幅がＩｉ！／ａのトランジ
スターだけ動作させるかまたは−／ａおよび１＋ｉ／ｂ
を全て動作させるかを決定して簡単に実現できる。
以下、添付の図面を参照して本発明の詳細な説明するこ
とにする。
とにする。
第１図は、従来の１ｕ１１の独立的なパワーラインを有
する一般的に公知のダイナミックラムのセンス増幅器（
１０）である。
する一般的に公知のダイナミックラムのセンス増幅器（
１０）である。
メモリセルアレイ装置（１）のビットラインＢＬは、接
続点ＰＬを介してシリアル接続されたＰチャンネルＭＯ
ＳＦＥＴ ＱｌおよびＱ３を経由して供給電圧源Ｖｃｃ
端子に接続されると共に、接続点Ｐ３を介してシリアル
接続されたＮチャンネルＭＯＳＦＥＴ Ｑ５およびＱ７
を経由して供給電圧源Ｖｓｓ端子に夫々接続される。ま
た、上記メモリセルアレイ装！（１）のビットラインＢ
Ｌは、接続点Ｐ２を介してシリアル接続されたＰチャン
ネルＭＯＳＦＥＴ Ｑ２およびＱ４を経由して供給電圧
Ｖｃｃ端子に接続されると共に、接続点Ｐ４を介してシ
リアル接続されたＮチャンネルＭＯＳＦＥＴ Ｑ６およ
びＱ８を経由して供給電圧Ｖｓｓ端子に夫々接続される
。一方、上記ＰチャンネルＭＯＳＦＥＴ ＱｌおよびＱ
２はそれらゲートが互いに交叉接続されＰチャンネルセ
ンス増幅器（２）を形成し、上記ＮチャンネルＭＯＳＦ
ＥＴ Ｑ５およびＱ６はそれらゲートが互いに交叉接続
されＮチャンネルセンス増幅器（３）を形成する。ここ
で、各々のＰチャンネルおよびＮチャンネルセンス増幅
器（２および３）はＰチャンネルおよびＮチャンネルフ
リ・・７１７０７１回路である。
続点ＰＬを介してシリアル接続されたＰチャンネルＭＯ
ＳＦＥＴ ＱｌおよびＱ３を経由して供給電圧源Ｖｃｃ
端子に接続されると共に、接続点Ｐ３を介してシリアル
接続されたＮチャンネルＭＯＳＦＥＴ Ｑ５およびＱ７
を経由して供給電圧源Ｖｓｓ端子に夫々接続される。ま
た、上記メモリセルアレイ装！（１）のビットラインＢ
Ｌは、接続点Ｐ２を介してシリアル接続されたＰチャン
ネルＭＯＳＦＥＴ Ｑ２およびＱ４を経由して供給電圧
Ｖｃｃ端子に接続されると共に、接続点Ｐ４を介してシ
リアル接続されたＮチャンネルＭＯＳＦＥＴ Ｑ６およ
びＱ８を経由して供給電圧Ｖｓｓ端子に夫々接続される
。一方、上記ＰチャンネルＭＯＳＦＥＴ ＱｌおよびＱ
２はそれらゲートが互いに交叉接続されＰチャンネルセ
ンス増幅器（２）を形成し、上記ＮチャンネルＭＯＳＦ
ＥＴ Ｑ５およびＱ６はそれらゲートが互いに交叉接続
されＮチャンネルセンス増幅器（３）を形成する。ここ
で、各々のＰチャンネルおよびＮチャンネルセンス増幅
器（２および３）はＰチャンネルおよびＮチャンネルフ
リ・・７１７０７１回路である。
一方、上記Ｐチャンネル１４０ｓＦＥＴ ＱｌおよびＮ
チャンネルＭＯＳＦＥＴ Ｑ５のゲート端子の各々はビ
ットラインＢＬに、上記ＰチャンネルＭＯＳＦＥＴ Ｑ
２およびＮチャンネルＭＯＳＦＥＴ Ｑ６のゲート端子
の各々はビットラインＢＬに夫々接続される。
チャンネルＭＯＳＦＥＴ Ｑ５のゲート端子の各々はビ
ットラインＢＬに、上記ＰチャンネルＭＯＳＦＥＴ Ｑ
２およびＮチャンネルＭＯＳＦＥＴ Ｑ６のゲート端子
の各々はビットラインＢＬに夫々接続される。
また、上記メモリセルアレイ装置（１）の情報は夫々上
記ビットラインＢＬおよびビットライン８１通じてセン
ス出力部（４）に印加される。上記センス出力部（４）
に印加される各々の信号はゲート端子が接続点Ｐ５を通
じて互いに接続されたＮチャンネルＭＯＳＦＥＴ Ｑ９
およびＱ１０を夫々経由して各々の出力端子ＡおよびＢ
に夫々出力される。この時、上記接続点Ｐ５にはＹアド
レス信号が供給され、上記ＮチャンネルＭＯＳＦＥＴ
Ｑ９およびＱ１０は上記Ｙアドレス信号によって動作さ
れる。上記Ｐチャンネルに０５ＦＥＴ Ｑｌおよび９３
間の接続点ＰＩと上記ＰチャンネルＭＯＳＦＥＴ Ｑ２
およびＱ４閏の接続点Ｐ２の電位を感知するためのノー
ドφＳＰが接続され、上記ＮチャンネルＭＯＳＦＥＴ
Ｑ５および９７間の接続点Ｐ３と上記ＮチャンネルＭＯ
ＳＦＥＴ Ｑ６および９８間の接続点Ｐ４の電位を感知
するためノードφＳＮが接続される。
記ビットラインＢＬおよびビットライン８１通じてセン
ス出力部（４）に印加される。上記センス出力部（４）
に印加される各々の信号はゲート端子が接続点Ｐ５を通
じて互いに接続されたＮチャンネルＭＯＳＦＥＴ Ｑ９
およびＱ１０を夫々経由して各々の出力端子ＡおよびＢ
に夫々出力される。この時、上記接続点Ｐ５にはＹアド
レス信号が供給され、上記ＮチャンネルＭＯＳＦＥＴ
Ｑ９およびＱ１０は上記Ｙアドレス信号によって動作さ
れる。上記Ｐチャンネルに０５ＦＥＴ Ｑｌおよび９３
間の接続点ＰＩと上記ＰチャンネルＭＯＳＦＥＴ Ｑ２
およびＱ４閏の接続点Ｐ２の電位を感知するためのノー
ドφＳＰが接続され、上記ＮチャンネルＭＯＳＦＥＴ
Ｑ５および９７間の接続点Ｐ３と上記ＮチャンネルＭＯ
ＳＦＥＴ Ｑ６および９８間の接続点Ｐ４の電位を感知
するためノードφＳＮが接続される。
一方、上記ＰチャンネルＭＯＳＦＥＴ Ｑ３およびＱ４
のゲート瑞子にはＰチャンネルセンス制御信号φＳＰＥ
ＯおよびφＳＰＥ ｌが夫々供給され、上記Ｎチャンネ
ルＭＯＳＦＥＴ Ｑ７およびＱ８のゲート端子にはＮチ
ャンネルセンス制御信号φＳＮＥＯおよびφＳＮＥｌが
各々供給される。従って、上記各々のＭＯＳＦＥＴ Ｑ
３、Ｑ４、Ｑ７およびＱ８はそれらゲート端子に供給さ
れる各々のセンス制御信号によって動作される。
のゲート瑞子にはＰチャンネルセンス制御信号φＳＰＥ
ＯおよびφＳＰＥ ｌが夫々供給され、上記Ｎチャンネ
ルＭＯＳＦＥＴ Ｑ７およびＱ８のゲート端子にはＮチ
ャンネルセンス制御信号φＳＮＥＯおよびφＳＮＥｌが
各々供給される。従って、上記各々のＭＯＳＦＥＴ Ｑ
３、Ｑ４、Ｑ７およびＱ８はそれらゲート端子に供給さ
れる各々のセンス制御信号によって動作される。
そして上記ビットラインＢＬまたはビットラインＢＬの
電位が瞬間的に接地電位に降下してそれによる尖頭値電
流の急増を防止するため上記ＰチャンネルＭＯＳＦＥＴ
Ｑ３およびＱ４のゲート電極の幅は互いに興なるよう
に設計され、上記ＮチャンネルＭＯＳＦＥＴ Ｑ７およ
びＱ８のゲート電極の幅も互いに異なるように設計され
る。
電位が瞬間的に接地電位に降下してそれによる尖頭値電
流の急増を防止するため上記ＰチャンネルＭＯＳＦＥＴ
Ｑ３およびＱ４のゲート電極の幅は互いに興なるよう
に設計され、上記ＮチャンネルＭＯＳＦＥＴ Ｑ７およ
びＱ８のゲート電極の幅も互いに異なるように設計され
る。
上記のように構成されたセンス増幅器（１０）の動作を
第４図を参照して説明すると次のとおりである。
第４図を参照して説明すると次のとおりである。
例えば、ビットライン■、ＢＬ及び接続点φＳＰ、φ５
Ｎが公知のビット線充電装置（図示されず）によって電
圧が２．５■で充電されたと仮定すると、この状態から
上記メモリセルアレイ装置（１）中の一つのメモリセル
を選択しつつ上記ビット線充電装置からの電圧供給を遮
断すると上記ビットラインＢＬは２．５Ｖ、ＢＬは２．
７■になる。その後、第４図のＴ１時間に制御信号φＳ
ＰＥＤによりＰチャヤンネル１４０５ＦＥＴ Ｑ３がＯ
Ｎ動作する。従って、Ｐチャンネルセンス増幅器（２）
のＰチャンネルＭＯＳＦＥＴ ＱｌがＯＮ動作する反面
、ＰチャンネルＭＯＳＦＥＴ Ｑ２はＯＦＦされ、上記
ビットライン旺の電位はパワーラインＰＣを通じて略Ｖ
ｃｃｉｉ位に達することになる。
Ｎが公知のビット線充電装置（図示されず）によって電
圧が２．５■で充電されたと仮定すると、この状態から
上記メモリセルアレイ装置（１）中の一つのメモリセル
を選択しつつ上記ビット線充電装置からの電圧供給を遮
断すると上記ビットラインＢＬは２．５Ｖ、ＢＬは２．
７■になる。その後、第４図のＴ１時間に制御信号φＳ
ＰＥＤによりＰチャヤンネル１４０５ＦＥＴ Ｑ３がＯ
Ｎ動作する。従って、Ｐチャンネルセンス増幅器（２）
のＰチャンネルＭＯＳＦＥＴ ＱｌがＯＮ動作する反面
、ＰチャンネルＭＯＳＦＥＴ Ｑ２はＯＦＦされ、上記
ビットライン旺の電位はパワーラインＰＣを通じて略Ｖ
ｃｃｉｉ位に達することになる。
これと同時にセンス制御信号φＳＮＥＯによりＮチャン
ネルＭＯＳＦＥＴｑ７がＯＮ動作する。従って、Ｎチャ
ンネルセンス増幅器（３）のＮチャンネルＭＯＳＦＥＴ
Ｑ６がＯＮ動作する反面、ＮチャンネルＭＯＳＦＥＴ
Ｑ５はＯＦＦされ、上記ビットラインＢＬの電位はパワ
ーラインＰＳを通じて略Ｖｓｓ電位に達することになる
。
ネルＭＯＳＦＥＴｑ７がＯＮ動作する。従って、Ｎチャ
ンネルセンス増幅器（３）のＮチャンネルＭＯＳＦＥＴ
Ｑ６がＯＮ動作する反面、ＮチャンネルＭＯＳＦＥＴ
Ｑ５はＯＦＦされ、上記ビットラインＢＬの電位はパワ
ーラインＰＳを通じて略Ｖｓｓ電位に達することになる
。
第４図の１２時間にセンス制御信号φＳＰによりＰチャ
ンネルに０５ＦＥＴ Ｑ４がＯＮ動作して、上記ビット
ラインＢＬの電位はパワーラインＰＣを通じて最終的に
Ｖｃｃ電位に達するようになる。
ンネルに０５ＦＥＴ Ｑ４がＯＮ動作して、上記ビット
ラインＢＬの電位はパワーラインＰＣを通じて最終的に
Ｖｃｃ電位に達するようになる。
これと同時にセンス制御信号φＳＮＥＩによりＮチャン
ネルＭＯＳＦＥＴＱ８がＯＮ動作して、上記ビットライ
ンＢＬの電位はパワーラインＰＳを通じて最終的にＶｓ
ｓｉ１位となる。ここで、ＰチャンネルＭＯＳＦＥＴＱ
３の多数キャリヤの移動度はＰチャンネルＭＯＳＦＥＴ
Ｑ４の多数キャリヤの移動度より低く設計され、Ｎチャ
ンネルＭＯＳＦＥＴＱ７の多数キャリヤの移動度はＮチ
ャンネルＭＯＳＦＥＴＱ８の多数キャリヤの移動度より
低く設計される。
ネルＭＯＳＦＥＴＱ８がＯＮ動作して、上記ビットライ
ンＢＬの電位はパワーラインＰＳを通じて最終的にＶｓ
ｓｉ１位となる。ここで、ＰチャンネルＭＯＳＦＥＴＱ
３の多数キャリヤの移動度はＰチャンネルＭＯＳＦＥＴ
Ｑ４の多数キャリヤの移動度より低く設計され、Ｎチャ
ンネルＭＯＳＦＥＴＱ７の多数キャリヤの移動度はＮチ
ャンネルＭＯＳＦＥＴＱ８の多数キャリヤの移動度より
低く設計される。
以上で説明したように、上記ビントライ〉ＢＬｉ位は、
上記ＰチャンネルＭＯＳＦＥＴ Ｑ３およびＱ４のゲー
ト端子に印加されるセンス制御信号φＳＰＥＯおよびφ
ＳＰＥＩによって所定の時差をもってＶｃｃ電位になる
反面、上記ピットラ４フ８１ｔ位は上記ＮチャンネルＭ
ＯＳＦＥＴ Ｑ７およびＱ８のゲート端子に印加される
センス制御信号φＳＮＥＯおよびφＳＮＥＩによって所
定の時差をもってＶｓｓ電位になる。
上記ＰチャンネルＭＯＳＦＥＴ Ｑ３およびＱ４のゲー
ト端子に印加されるセンス制御信号φＳＰＥＯおよびφ
ＳＰＥＩによって所定の時差をもってＶｃｃ電位になる
反面、上記ピットラ４フ８１ｔ位は上記ＮチャンネルＭ
ＯＳＦＥＴ Ｑ７およびＱ８のゲート端子に印加される
センス制御信号φＳＮＥＯおよびφＳＮＥＩによって所
定の時差をもってＶｓｓ電位になる。
従って、前述のビットラインＢＬおよびＢＬの電位の供
給電圧ＶＣＣおよびＶｓｓ′ＩＬ位はそれらのゲート端
子が互いに接続されている接続点Ｐ５に加えられるＹア
ドレス信号によって動作するＮチャンネルＭＯＳＦＥＴ
Ｑ９およびＱ１０を夫々経由して出力端子ＡおよびＢ
を通じて夫々出力され、それによって上記メモリセルア
レイ装置（１）の情報をセンスすることができる。すな
わち、上述のセンス増ｔｉ器（１０）はメモリセルアレ
イ装置（１）のビントラ・ｆンＢＬおよびビットライン
ＢＬ間の微細な電圧差を供給電圧ＶｃｃおよびＶＳＳの
大きい電位差を利用して確実に分離させることができる
。
給電圧ＶＣＣおよびＶｓｓ′ＩＬ位はそれらのゲート端
子が互いに接続されている接続点Ｐ５に加えられるＹア
ドレス信号によって動作するＮチャンネルＭＯＳＦＥＴ
Ｑ９およびＱ１０を夫々経由して出力端子ＡおよびＢ
を通じて夫々出力され、それによって上記メモリセルア
レイ装置（１）の情報をセンスすることができる。すな
わち、上述のセンス増ｔｉ器（１０）はメモリセルアレ
イ装置（１）のビントラ・ｆンＢＬおよびビットライン
ＢＬ間の微細な電圧差を供給電圧ＶｃｃおよびＶＳＳの
大きい電位差を利用して確実に分離させることができる
。
しかし、前述の第１図の構成によると、第１段階スロー
アセンシング時パワーラインが１対のビットラインＢＬ
およびＢＬのインダクタンスによる大きい雑音が誘発さ
れ、前述のように部分動作するダイナミックラムで尖頭
値を流が増加される短所を免れないようになる。
アセンシング時パワーラインが１対のビットラインＢＬ
およびＢＬのインダクタンスによる大きい雑音が誘発さ
れ、前述のように部分動作するダイナミックラムで尖頭
値を流が増加される短所を免れないようになる。
第２図は従来の短所を克服するため本発明による二重の
独立的なパワーラインを持つダイナミックラムのセンス
増幅器（２０）である。
独立的なパワーラインを持つダイナミックラムのセンス
増幅器（２０）である。
第１図の構成で、ＰチャンネルＭＯＳＦＥＴ Ｑ３およ
びＱ４の供給電圧Ｖｃｃ端子を個別的に分離させ、夫々
独立的な供給電圧Ｖｃｃ １およびｖｃｃ２が独立的な
パワーラインＰａｌおよびＰｃ２を通じて夫々供給され
るようにし、また、ＮチャンネルＭＯＳＦＥＴ Ｑ７お
よびＱ８の供給電圧Ｖｓｓ端子を夫々分離させ、夫々独
立的な供給電圧ＶｓｓｌおよびＶｓｓ２が独立的なパワ
ーラインＰＳ１およびＰＳ２を通じて夫々供給されるよ
うに構成する。
びＱ４の供給電圧Ｖｃｃ端子を個別的に分離させ、夫々
独立的な供給電圧Ｖｃｃ １およびｖｃｃ２が独立的な
パワーラインＰａｌおよびＰｃ２を通じて夫々供給され
るようにし、また、ＮチャンネルＭＯＳＦＥＴ Ｑ７お
よびＱ８の供給電圧Ｖｓｓ端子を夫々分離させ、夫々独
立的な供給電圧ＶｓｓｌおよびＶｓｓ２が独立的なパワ
ーラインＰＳ１およびＰＳ２を通じて夫々供給されるよ
うに構成する。
このような本発明は第４図の１１時間にＶｃｃｌ及びＶ
Ｓｓ ｌによって各々のパワーラインＰｃｔ及びＰＣ２
に誘発された漣音を避けるためＴ２時間にＶｃｃ２及び
Ｖｓｓ２用パワーラインＰｓｉ支びＰｓ２を使用する二
とによってより早くセンス動作を誘発することができる
。
Ｓｓ ｌによって各々のパワーラインＰｃｔ及びＰＣ２
に誘発された漣音を避けるためＴ２時間にＶｃｃ２及び
Ｖｓｓ２用パワーラインＰｓｉ支びＰｓ２を使用する二
とによってより早くセンス動作を誘発することができる
。
すなわち、第１図で言及したように、例えば、ビットラ
イフされず）によって電圧が２．５ｖで充電されたと仮
定すると、この状態から上記メモリセルアレイ装置（１
）中の一つのメモリセルを選択しつつ上記ビット線充電
装置からの電圧供給を遮断すると上記ビットライン８Ｌ
は２．５Ｖ、ＢＬは２，７■になる。その後、第４図の
Ｔ１時間に制御信号φＳＰＥＯによりＰチャンネル１４
０５ＦＥＴ Ｑ３がＯＮ動作する。従って、Ｐチャンネ
ルセンス増幅器〈２）のＰチャンネル１４０５ＦＥＴ
ＱｌがＯＮ動作する反面、ＰチャンネルＭＯＳＦＥＴ
Ｑ２はＯＦＦされ、上記ビットラインＢＬの電位はパワ
ーラインＰｃｔを通じて略Ｖｃｃ ｌ電位に達すること
になる。
イフされず）によって電圧が２．５ｖで充電されたと仮
定すると、この状態から上記メモリセルアレイ装置（１
）中の一つのメモリセルを選択しつつ上記ビット線充電
装置からの電圧供給を遮断すると上記ビットライン８Ｌ
は２．５Ｖ、ＢＬは２，７■になる。その後、第４図の
Ｔ１時間に制御信号φＳＰＥＯによりＰチャンネル１４
０５ＦＥＴ Ｑ３がＯＮ動作する。従って、Ｐチャンネ
ルセンス増幅器〈２）のＰチャンネル１４０５ＦＥＴ
ＱｌがＯＮ動作する反面、ＰチャンネルＭＯＳＦＥＴ
Ｑ２はＯＦＦされ、上記ビットラインＢＬの電位はパワ
ーラインＰｃｔを通じて略Ｖｃｃ ｌ電位に達すること
になる。
これと同時にセンス制御信号Φ５ＮＥＯによりＮチャン
ネルに０５ＦＥＴｑ７がＯＮ動作する。従って、Ｎチャ
ンネルセンス増幅器（３）のＮチャンネルＭＯＳＦＥＴ
Ｑ６がＯＮ動作する反面、Ｎチャンネル１４０５ＦＥ
Ｔｑ４はＯＦＦされ、上記ビットラインＢＬの電位はパ
ワーラインＰＳｌを通じて略Ｖｓｓ ｌ電位に達するこ
とになる。
ネルに０５ＦＥＴｑ７がＯＮ動作する。従って、Ｎチャ
ンネルセンス増幅器（３）のＮチャンネルＭＯＳＦＥＴ
Ｑ６がＯＮ動作する反面、Ｎチャンネル１４０５ＦＥ
Ｔｑ４はＯＦＦされ、上記ビットラインＢＬの電位はパ
ワーラインＰＳｌを通じて略Ｖｓｓ ｌ電位に達するこ
とになる。
第４図のＴ２時間にセンス制御信号φＳＰによりＰチャ
ンネル！４０５ＦＥＴ Ｑ４かＯＮ動作して、上記ビッ
トラインＢＬの電位はパワーラインＰＣ２を通じてＶｃ
ｃ２電位に達するようになる。これと同時にセ〉′ス制
御信号φＳＮＥＩによりＮチャンネルＭＯＳＦＥＴＱ８
がＯＮ動作して、上記ビットラインＢＬの電位はパワー
ラインＰＣ２を通じてＶｓｓ２電位となる。ここで、Ｐ
チャンネルＭＯＳＦＥＴＱ３の多数キャリヤの移動度は
ＰチャンネルＭＯ５ＦＩＥＴＱ４の多数キャリヤの移動
度より低く設計され、ＮチャンネルＭＯＳＦＥＴＱ７の
多数キャリヤの移動度はＮチャンネルＭＯＳＦＥＴＱ８
の多数キャリヤの移動度より低く設計される。
ンネル！４０５ＦＥＴ Ｑ４かＯＮ動作して、上記ビッ
トラインＢＬの電位はパワーラインＰＣ２を通じてＶｃ
ｃ２電位に達するようになる。これと同時にセ〉′ス制
御信号φＳＮＥＩによりＮチャンネルＭＯＳＦＥＴＱ８
がＯＮ動作して、上記ビットラインＢＬの電位はパワー
ラインＰＣ２を通じてＶｓｓ２電位となる。ここで、Ｐ
チャンネルＭＯＳＦＥＴＱ３の多数キャリヤの移動度は
ＰチャンネルＭＯ５ＦＩＥＴＱ４の多数キャリヤの移動
度より低く設計され、ＮチャンネルＭＯＳＦＥＴＱ７の
多数キャリヤの移動度はＮチャンネルＭＯＳＦＥＴＱ８
の多数キャリヤの移動度より低く設計される。
従って、以上のように各々のセンス増幅器に独立的な二
重の供給電圧を供給すると、ビットラインＢＬおよびビ
ットラインＢＬ間の電位差を第１図での１を位差よりも
一層大きくすることができるのて゛、より速くメモリセ
ルアレイ装置（ｌ）の情報をセンシングすることが出来
る。
重の供給電圧を供給すると、ビットラインＢＬおよびビ
ットラインＢＬ間の電位差を第１図での１を位差よりも
一層大きくすることができるのて゛、より速くメモリセ
ルアレイ装置（ｌ）の情報をセンシングすることが出来
る。
第３図は、本発明による第１実施例によるセンス増幅器
（３０）の回路図であり、第４図を参照して説明するこ
とにする。
（３０）の回路図であり、第４図を参照して説明するこ
とにする。
その楕我？見ると、第１図の構成で独立的な供給電圧Ｖ
ｓｓ １はパワーラインＰｓｉを経由して接続点Ｐ７を
通じてＮチャンネルＸ０５ＦＥＴ Ｑ７およびＱ８に夫
々供給されるように接続される。また、独立的な供給電
圧Ｖｓｓ２はパワーラインＰＳ２を経由してＮチャンネ
ルＭＯＳＦＥＴ Ｑ１１ を通じて上記ＮチャンネルＭ
ＯＳＦＥＴ Ｑ６および９８間の接続点Ｐ４に供給され
るように接続させる。一方、接続点Ｐ６を通じて上記チ
ャンネルＭＯＳＦＥＴ Ｑ８のゲート端子に供給される
センス制御信号φＳＮＥＩとダイナミックラムのブロッ
ク選択信号φ５ＥＬ（図面に示していないが部分動作す
るダイナミックラム内のブロックを選択するための信号
である）はブロック選択制御部（５）を構成するＮＡＮ
ＤゲートＧｌおよびＮＯＴゲートＧ２を経由して選択制
御信号φＳＮＥ２を形成し、この信号は上記Ｎチャンネ
ルＭＯＳＦＥＴ Ｑ１１のゲートに供給される。一方、
上記Ｐチャンネル）４０ＳＦＥＴ Ｑ３およびＱ４には
パワーラインＰｃを通じて第１図のように単一供給電圧
Ｖｃｃが印加される。
ｓｓ １はパワーラインＰｓｉを経由して接続点Ｐ７を
通じてＮチャンネルＸ０５ＦＥＴ Ｑ７およびＱ８に夫
々供給されるように接続される。また、独立的な供給電
圧Ｖｓｓ２はパワーラインＰＳ２を経由してＮチャンネ
ルＭＯＳＦＥＴ Ｑ１１ を通じて上記ＮチャンネルＭ
ＯＳＦＥＴ Ｑ６および９８間の接続点Ｐ４に供給され
るように接続させる。一方、接続点Ｐ６を通じて上記チ
ャンネルＭＯＳＦＥＴ Ｑ８のゲート端子に供給される
センス制御信号φＳＮＥＩとダイナミックラムのブロッ
ク選択信号φ５ＥＬ（図面に示していないが部分動作す
るダイナミックラム内のブロックを選択するための信号
である）はブロック選択制御部（５）を構成するＮＡＮ
ＤゲートＧｌおよびＮＯＴゲートＧ２を経由して選択制
御信号φＳＮＥ２を形成し、この信号は上記Ｎチャンネ
ルＭＯＳＦＥＴ Ｑ１１のゲートに供給される。一方、
上記Ｐチャンネル）４０ＳＦＥＴ Ｑ３およびＱ４には
パワーラインＰｃを通じて第１図のように単一供給電圧
Ｖｃｃが印加される。
以上のような構成を第４図に示したような多数の制御信
号等を参照に説明することにする。
号等を参照に説明することにする。
第１図で言及したように例えば、ビットラインＢＬ Ｂ
Ｌ及び接続点φＳＰ、φＳＮが公知のビット線充電装置
（図示されず）によって電圧が２．５ｖで充電されたと
仮定すると、この状態から上記メモリセルアレイ装置（
１）中の一つのメモリセルを選択しつつ上記ビット線充
電装置からの電圧供給を遮断すると上記ビットライフＢ
Ｌは２．５Ｖ、ＢＬ４．ｔ ２．７Ｖ ４．：なる、そ
の後、第４図ノＴ１時閏に制御信号φＳＰＥＤによりＰ
チャン冬ｌし ＭＯＳＦＥＴ Ｑ３がＯＮ動作する。従
って、Ｐチャンネルセンス増幅器（２）のＰチャンネル
ＭＤＳＦＥＴ ＱｌがＯＮ動作する反面、Ｐチャンネル
ＭＯＳＦＥＴ Ｑ２はＯＦＦされ、上記ビットラインＢ
Ｌの電位はパワーラインＰＣを通じて略Ｖｃｃ電位に達
することになる。
Ｌ及び接続点φＳＰ、φＳＮが公知のビット線充電装置
（図示されず）によって電圧が２．５ｖで充電されたと
仮定すると、この状態から上記メモリセルアレイ装置（
１）中の一つのメモリセルを選択しつつ上記ビット線充
電装置からの電圧供給を遮断すると上記ビットライフＢ
Ｌは２．５Ｖ、ＢＬ４．ｔ ２．７Ｖ ４．：なる、そ
の後、第４図ノＴ１時閏に制御信号φＳＰＥＤによりＰ
チャン冬ｌし ＭＯＳＦＥＴ Ｑ３がＯＮ動作する。従
って、Ｐチャンネルセンス増幅器（２）のＰチャンネル
ＭＤＳＦＥＴ ＱｌがＯＮ動作する反面、Ｐチャンネル
ＭＯＳＦＥＴ Ｑ２はＯＦＦされ、上記ビットラインＢ
Ｌの電位はパワーラインＰＣを通じて略Ｖｃｃ電位に達
することになる。
これと同時にセンス制御信号φ５ＨＥＤによりＮチャン
ネルＭＯＳＦＥＴｑ７がＯＮ動乍する。従って、Ｎチャ
ンネルセ〉ス増幅器（３）のＮナヤンネルＭＯＳＦＥＴ
Ｑ６がＯＮ動作する反面、ＮチャンネルＭＯＳＦＥＴ
Ｑ５はＯＦＦされ、上記ビットラインＢＬｆ）電位はパ
ワーライン ＰＳｌを通じて略１／ｓｓ ｌ電位に達す
ることになる。
ネルＭＯＳＦＥＴｑ７がＯＮ動乍する。従って、Ｎチャ
ンネルセ〉ス増幅器（３）のＮナヤンネルＭＯＳＦＥＴ
Ｑ６がＯＮ動作する反面、ＮチャンネルＭＯＳＦＥＴ
Ｑ５はＯＦＦされ、上記ビットラインＢＬｆ）電位はパ
ワーライン ＰＳｌを通じて略１／ｓｓ ｌ電位に達す
ることになる。
第４図のＴ２時１にセンス制御信号φＳＰによりＰチャ
ンネル）４０ＳＦＥＴ Ｑ４がＯＮ動作して、上記ビッ
トラインＢＬの電位はパワーラインＰＣを通じて最終的
にｖｃｃｔ位に達するようになる。
ンネル）４０ＳＦＥＴ Ｑ４がＯＮ動作して、上記ビッ
トラインＢＬの電位はパワーラインＰＣを通じて最終的
にｖｃｃｔ位に達するようになる。
これと同時にセンス制御信号φＳＮＥ １によりＮチャ
ンネルＭＯＳＦＥＴＱ８がＯＮ動作して、上記ビットラ
インＢＬの電位はパワーラインＰ５１を通じて最終的に
Ｖｓｓ ｌ ’１位となる。ここで、ＰチャンネルＭＯ
ＳＦＥＴＱ３の多数キャリヤの移動度はＰチャンネルＭ
ＯＳＦＥＴＱ４の多数キャリヤの移動度より低く設計さ
れ、ＮチャンネルＭＯＳＦＥＴｑ７の多数キャリヤの移
動度はＮチャンネルＭＯＳＦＥＴＱ８の多数キャリヤの
移動度より低く設計される。
ンネルＭＯＳＦＥＴＱ８がＯＮ動作して、上記ビットラ
インＢＬの電位はパワーラインＰ５１を通じて最終的に
Ｖｓｓ ｌ ’１位となる。ここで、ＰチャンネルＭＯ
ＳＦＥＴＱ３の多数キャリヤの移動度はＰチャンネルＭ
ＯＳＦＥＴＱ４の多数キャリヤの移動度より低く設計さ
れ、ＮチャンネルＭＯＳＦＥＴｑ７の多数キャリヤの移
動度はＮチャンネルＭＯＳＦＥＴＱ８の多数キャリヤの
移動度より低く設計される。
一方、ブロック選択制御部（５）からＮチャンネルＭＯ
ＳＦＥＴ Ｑ１１のゲート端子に供給される選択制御信
号φＳＮＥ２が高レベルになると、上記ＮチャンネルＭ
ＯＳＦＥＴＱＩＩはＯＮ動作する。従って、結果的に上
記メモリセルアレイ装置（１）のビットラインＢＬの電
位は略ｖｃｃｔ位になる反面、ビットライン■の電位は
パワーラインＰＳ２を通じてＶｓｓ２”４位になり、セ
ンシング動作を完了することになる。
ＳＦＥＴ Ｑ１１のゲート端子に供給される選択制御信
号φＳＮＥ２が高レベルになると、上記ＮチャンネルＭ
ＯＳＦＥＴＱＩＩはＯＮ動作する。従って、結果的に上
記メモリセルアレイ装置（１）のビットラインＢＬの電
位は略ｖｃｃｔ位になる反面、ビットライン■の電位は
パワーラインＰＳ２を通じてＶｓｓ２”４位になり、セ
ンシング動作を完了することになる。
ここで、ＮＡＮＤゲートＧ１の一つの入力端子に供給さ
れるプロ・ツク選択φＳＥＬは部分動作をするダイナミ
ックラム（図示せず）で選択されたブロックが論理的゛
ハイ°゛状態であると、ＮチャンネルＭＯＳＦＥＴ Ｑ
１１を共に動作させ、選択されないブロックが論理ｍ’
ｏ−’を態になると上記ＮチャンネルＭＯＳＦＥＴ Ｑ
１１を駆動させないようにするため、それによってダイ
ナミックラム内の尖頭値電流を減少させるだけでなく、
センシング速度を速めることもできる。
れるプロ・ツク選択φＳＥＬは部分動作をするダイナミ
ックラム（図示せず）で選択されたブロックが論理的゛
ハイ°゛状態であると、ＮチャンネルＭＯＳＦＥＴ Ｑ
１１を共に動作させ、選択されないブロックが論理ｍ’
ｏ−’を態になると上記ＮチャンネルＭＯＳＦＥＴ Ｑ
１１を駆動させないようにするため、それによってダイ
ナミックラム内の尖頭値電流を減少させるだけでなく、
センシング速度を速めることもできる。
第５図は、本発明と従来技術間の電圧特性を比較した電
圧波形図であり、細い実線はφＳＰおよびφＳＮノード
の電圧波形図であり、点線は第１図のビットライン８１
およびビットラインＢＬ間の電圧波形図であり、太い実
線は第２および第３図のビットライン■およびビットラ
インＢＬ間の電圧を示す。
圧波形図であり、細い実線はφＳＰおよびφＳＮノード
の電圧波形図であり、点線は第１図のビットライン８１
およびビットラインＢＬ間の電圧波形図であり、太い実
線は第２および第３図のビットライン■およびビットラ
インＢＬ間の電圧を示す。
図面に示されたよっに、本発明（即ち第２図および３図
）の【臀のビットラインＢＬおよび８１間の電圧差かよ
り速くそしてより大きくなるのを分かることかできるの
でメモリセル−（１）の情報内容をより速く安定的にセ
ンシングすることができる。
）の【臀のビットラインＢＬおよび８１間の電圧差かよ
り速くそしてより大きくなるのを分かることかできるの
でメモリセル−（１）の情報内容をより速く安定的にセ
ンシングすることができる。
また、本願では本発明の説明のために第１．２．３およ
び４図に記述された全ての制御信号、すなわち多数のセ
ンス制御信号φＳＰＥＯ１φＳＰＥ １、φＳＮＥＯお
よびφＳＮＥ １、および選択制御信号φＳＮＥ２は公
知の制御信号供給源から各々の図面に示されたような時
差間隔を持って供給されるので、本発明の説明を簡略化
するため上記公知の制御信号供給源の構成は本願では省
略されている。
び４図に記述された全ての制御信号、すなわち多数のセ
ンス制御信号φＳＰＥＯ１φＳＰＥ １、φＳＮＥＯお
よびφＳＮＥ １、および選択制御信号φＳＮＥ２は公
知の制御信号供給源から各々の図面に示されたような時
差間隔を持って供給されるので、本発明の説明を簡略化
するため上記公知の制御信号供給源の構成は本願では省
略されている。
（発明の効果）
上述のように発明によると、メモリセル−の情報をセン
シングする時雑音なしに安定化され、早い速度のセンシ
ングをすることができるだけでなく部分動作するダイナ
ミックラムで尖頭値電流が減少される優秀な効果がある
。
シングする時雑音なしに安定化され、早い速度のセンシ
ングをすることができるだけでなく部分動作するダイナ
ミックラムで尖頭値電流が減少される優秀な効果がある
。
第１図は、従来の一つの諌立的なパワーライン含有する
ダイナミックラムのセンス増幅器の回路図を示す。 第２図は、本発明による２つ以上の独立的な二重パワー
ラインを有するダイナミックラムのセンス増幅器の回路
図を示す。 第３図は、本発明による第１の実施例図の回路図を示す
。 第４図は、第１．２および３図の動作説明のための電圧
波形図を示す。 第５図は従来技術と本発明の電圧特性を比較した電圧波
形図を示す。 図において、 １：メモリセルアレイ装置 ２：Ｐチャンネルセン
ス増幅器３：Ｎチャンネルセンス増幅器 ４：センス
出力部５ニブロック選択制御部 礪を−一 第 ６１ 図 第 図 第 図 第 図 １ ２ 第 ５ 図 手 続 補 正 書（方式） ％式％ 発明の名称 二重パワーラインを有するダイナミックラムのセンス増
幅器３゜ 補正をする者 事件との関係
ダイナミックラムのセンス増幅器の回路図を示す。 第２図は、本発明による２つ以上の独立的な二重パワー
ラインを有するダイナミックラムのセンス増幅器の回路
図を示す。 第３図は、本発明による第１の実施例図の回路図を示す
。 第４図は、第１．２および３図の動作説明のための電圧
波形図を示す。 第５図は従来技術と本発明の電圧特性を比較した電圧波
形図を示す。 図において、 １：メモリセルアレイ装置 ２：Ｐチャンネルセン
ス増幅器３：Ｎチャンネルセンス増幅器 ４：センス
出力部５ニブロック選択制御部 礪を−一 第 ６１ 図 第 図 第 図 第 図 １ ２ 第 ５ 図 手 続 補 正 書（方式） ％式％ 発明の名称 二重パワーラインを有するダイナミックラムのセンス増
幅器３゜ 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 １、１対のビットラインＢＬおよび■を有するメモリセ
ルアレイ装置と、 １対のＭＯＳＦＥＴＱ１およびＱ２がそれらゲートを通
じて相互交叉に接続される、上記各々のＭＯＳＦＥＴＱ
１およびＱ２の一方端は夫々ノードφＳＰに接続された
接続点Ｐ１およびＰ２に夫々接続され、これらの他方端
子の各々は上記ビットライン■およびＢＬに夫々接続さ
れるＰチャンネルセンス増幅器と、 １対のＭＯＳＦＥＴＱ５およびＱ６がそれらゲートを通
じて相互交叉に接続される、上記各々のＭＯＳＦＥＴＱ
５およびＱ６の一方端は夫々ノード■に接続された接続
点Ｐ３およびＰ４に夫々接続され、これらの他方の端子
の各々は上記ビットライン■およびＢＬに夫々接続され
るＮチャンネルセンス増幅器と、 上記ビットラインＢＬおよび■に夫々接続される、各々
のゲート端子が接続点Ｐ５を通じて接続され、この接続
点Ｐ５に与えられるＹアドレス信号によって動作するＭ
ＯＳＦＥＴＱ９およびＱ１０で構成されるセンス出力部
を備えたセンス増幅器に於いて、一方端子は上記ＭＯＳ
ＦＥＴＱ１の一方端に接続された接続点Ｐ１に接続され
、他方端子はパワーラインＰＣ１を通じて供給電圧源Ｖ
ｃｃ１に独立的に接続され、ゲート端子はセンス制御信
号φＳＰＥＯを供給受けてこのセンス制御信号φＳＰＥ
Ｏによって作動されるＭＯＳＦＥＴＱ３と、 一方端子は上記ＭＯＳＦＥＴＱ２の一方端に接続された
接続点Ｐ２に接続され、他方端子はパワーラインＰＣ２
を通じて供給電圧源Ｖｃｃ２に独立的に接続され、ゲー
ト端子はセンス制御信号φＳＰＥ１の供給を受けてこの
センス制御信号φＳＰＥ１によって作動されるＭＯＳＦ
ＥＴＱ４と、 一方端子は上記ＭＯＳＦＥＴＱ５の一方端に接続された
接続点Ｐ３に接続され、他方端子はパワーラインＰＳ１
を通じて供給電圧源Ｖｓｓ１に独立的に接続され、ゲー
ト端子はセンス制御信号φＳＮＥＯの供給を受けてこの
センス制御信号φＳＮＥＯによって動作されるＭＯＳＦ
ＥＴＱ７と、 一方端子は上記ＭＯＳＦＥＴＱ６の一方端に接続された
接続点Ｐ４に接続され、他方端子はパワーラインＰＳ２
を通じて供給電圧源Ｖｓｓ２に独立的に接続され、ゲー
ト端子はセンス制御信号φＳＮＥ１の供給を受けてこの
センス制御信号によって動作するＭＯＳＦＥＴＱ８を具
備し、それにより選択的に部分動作するダイナミックラ
ムの尖頭値電流を減少させて、センス増幅器のセンス動
作を速めるのを特徴とする二重パワーラインを有するダ
イナミックラムのセンス増幅器。 ２、第１項において、 上記ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３及びＱ４はＰチャン
ネルＭＯＳＦＥＴであるのを特徴とする二重パワーライ
ンを有するダイナミックラムのセンス増幅器。 ３、第１項において、 上記ＭＯＳＦＥＴＱ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９および
Ｑ１０はＮチャンネルＭＯＳＦＥＴであるのを特徴とす
る二重パワーラインを有するダイナミックラムのセンス
増幅器。 ４、１対のヒート線ＢＬおよび■を有するメモリセルア
レイ装置と、 １対のＭＯＳＦＥＴＱ１およびＱ２がそれらゲートを通
じて相互交叉に接続される、上記各々のＭＯＳＦＥＴＱ
１およびＱ２の一方端は夫々ノードφＳＰに接続された
接続点Ｐ１およびＰ２に夫々接続されて、これらの他方
端子の各々は上記ビットライン■およびＢＬに夫々接続
されるＰチャンネルセンス増幅器と、 １対のＭＯＳＦＥＴＱ５およびＱ６がそれらゲートを通
じて相互交叉に接続される、上記各々のＭＯＳＦＥＴＱ
５およびＱ６の一方端は夫々ノード■に接続された接続
点Ｐ３およびＰ４に夫々接続され、これらの他方端子の
各々は上記ビットライン■およびＢＬに夫々接続される
Ｎチャンネルセンス増幅器と、 上記ビットラインＢＬおよび■から夫々接続される、各
々のゲート端子が接続点Ｐ５を通じて接続されこの接続
点Ｐ５に供給されるＹアドレス信号によつて動作するＭ
ＯＳＦＥＴＱ９およびＱ１０で構成されるセンス出力部
を備えたセンス増幅器において、各々の一方端子は上記
ＭＯＳＦＥＴＱ１およびＱ２の一方端に接続された接続
点Ｐ１およびＰ２に夫々接続され、各々他方端子はパワ
ーラインＰｃを通じて供給電圧源Ｖｃｃに共通に接続さ
れ、各々のゲート端子はセンス制御信号φＳＰＥＯおよ
びφＳＰＥ１の供給を受け、このセンス制御信号φＳＰ
ＥＯおよびφＳＰＥ１によって作動されるＭＯＳＦＥＴ
Ｑ３およびＱ４と、 一方端子は上記ＭＯＳＦＥＴＱ５の一方端に接続された
接続点Ｐ３に接続され、他方端子はパワーラインＰＳ１
を経由して接続点Ｐ７を通じて供給電圧源Ｖｓｓ１に独
立的に接続され、ゲート端子はセンス制御信号φＳＮＥ
Ｏの供給を受けてこのセンス制御信号φＳＮＥＯによっ
て動作するＭＯＳＦＥＴＱ７と、 一方端子は上記ＭＯＳＦＥＴＱ６の一方端に接続された
接続点Ｐ４に接続され、他方端子はパワーラインＰＳ１
を経由して接続点Ｐ７を通じて供給電圧源Ｖｓｓ１に独
立的に接続され、ゲート端子は接続点Ｐ６を通じてセン
ス制御信号φＳＮＥ１の供給を受けてこのセンス制御信
号によつて動作するＭＯＳＦＥＴＱ８および、上記接続
点Ｐ６を通じて上記センス制御信号φＳＮＥ１とブロッ
ク選択信号φＳＥＬによってダイナミックラムで選択さ
れたブロックに対する選択制御信号φＳＮＥ２を出力す
るブロック選択制御部と、 一方端子は上記ＭＯＳＦＥＴＱ６の一方端に接続された
接続点Ｐ４に接続され、他方端子はパワーラインＰＳ２
を経由して供給電圧源Ｖｓｓ２に接続され、ゲート端子
は上記ブロック選択制御部から出力される出力制御信号
φＳＮＥ２によって動作するように接続されるＭＯＳＦ
ＥＴＱ１１を具備し、それによって選択的に部分動作を
するダイナミックラムの尖頭値電流を減少させ、センス
増幅器のセンス動作を速めさせるのを特徴とする二重パ
ワーラインを有するダイナミックラムのセンス増幅器。 ５、第４項において、 上記ブロック選択制御部は上記センス制御信号φＳＮＥ
１とブロック選択信号φＳＥＬを入力で供給受けるＮＡ
ＮＤゲートＧ１と、上記ＮＡＮＤゲートＧ１にシリアル
接続されたＮＯＴゲートＧ２で構成されるのを特徴とす
る二重パワーラインを有するダイナミックラムのセンス
増幅器。 ６、第４項において、 上記ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３およびＱ４はＰチャ
ンネルＭＯＳＦＥＴであるのを特徴とする二重パワーラ
インを有するダイナミックラムのセンス増幅器。 ７、第４項において、 上記ＭＯＳＦＥＴＱ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１
０およびＱ１１はＮチャンネルＭＯＳＦＥＴであるのを
特徴とする二重パワーラインを有するダイナイックラム
のセンス増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890017290A KR920006980B1 (ko) | 1989-11-28 | 1989-11-28 | 이중 파워라인을 갖는 다이나믹램의 센스증폭기 |
| KR89-17290 | 1989-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228286A true JPH03228286A (ja) | 1991-10-09 |
| JPH0762956B2 JPH0762956B2 (ja) | 1995-07-05 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328747A Expired - Lifetime JPH0762956B2 (ja) | 1989-11-28 | 1990-11-27 | 二重パワーラインを有するダイナミックラムのセンス増幅器 |
Country Status (3)
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|---|---|
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| JP (1) | JPH0762956B2 (ja) |
| KR (1) | KR920006980B1 (ja) |
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|---|---|---|---|---|
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| US5384504A (en) * | 1992-10-22 | 1995-01-24 | Dickinson; Alexander G. | Sense amplifier powered from bit lines and having regeneratively cross-coupling means |
| US5418473A (en) * | 1992-10-28 | 1995-05-23 | Idaho Research Foundation, Inc. | Single event upset immune logic family |
| JP3625851B2 (ja) * | 1993-12-28 | 2005-03-02 | 沖電気工業株式会社 | レベルシフタ回路 |
| US5619150A (en) * | 1995-07-07 | 1997-04-08 | Micron Quantum Devices, Inc. | Switch for minimizing transistor exposure to high voltage |
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| KR100297324B1 (ko) * | 1998-12-16 | 2001-08-07 | 김영환 | 반도체 집적회로의 증폭기 |
| US7956641B1 (en) * | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| KR101034616B1 (ko) * | 2009-11-30 | 2011-05-12 | 주식회사 하이닉스반도체 | 센스앰프 및 반도체 메모리장치 |
| US8462571B2 (en) | 2011-07-19 | 2013-06-11 | Elite Semiconductor Memory Technology Inc. | DRAM and method for testing the same in the wafer level burn-in test mode |
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| KR890004762B1 (ko) * | 1986-11-21 | 1989-11-25 | 삼성전자 주식회사 | 고성능 디램을 위한 센스 증폭기 |
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| JPH0727717B2 (ja) * | 1988-07-13 | 1995-03-29 | 株式会社東芝 | センス回路 |
| KR920000409B1 (ko) * | 1989-11-30 | 1992-01-13 | 현대전자산업 주식회사 | 다이나믹램의 분리회로 |
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1989
- 1989-11-28 KR KR1019890017290A patent/KR920006980B1/ko not_active Expired
-
1990
- 1990-11-20 US US07/615,879 patent/US5130581A/en not_active Expired - Lifetime
- 1990-11-27 JP JP2328747A patent/JPH0762956B2/ja not_active Expired - Lifetime
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|---|---|
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