JPH03230391A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高速処理可能な半導体記憶装置に関する。

［従来の技術］ 近年、デジタル化された画像データを記憶する半導体記
憶装置においては、高速処理の必要性が非常に高まって
いる。

しかしながら、画像データ記憶用として一般的に用いら
れる半導体記憶装置は、通常の汎用ＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）又はビデオＲＡＭ　（デ
ュアルボー）ＲＡＭ）であり、高速の画像処理を行うに
はＤＲＡＭ制御用に大規模な制御回路が必要となる。

第５図は、従来の画像処理システムにおける画像データ
記憶装置及びその制御回路を概略的に示している。

デジタル化された画像データは、汎用ＤＲＡＭ又はビデ
オＲＡＭ等の画像データ記憶装置１０に印加されて記憶
される。画像処理に必要なデータの書き込み／読み出し
は、制御回路１１によって制御される。即ち、バ刈２を
介してアドレス指定信号が、バ刈３を介して制御信号が
それぞれ制御回路１．１から印加されることにより、書
き込みデータ及び読み出しデータが外部データバス１４
を介してこの画像データ記憶装置１０に入出力される。

［発明が解決しようとする課題］ しかしながら従来の画像処理システムによると、画像デ
ータ記憶装置の制御回路ＩＩが多数の半導体素子部品で
構成されるため、この記憶装置以外の部分での信号遅延
が無視できない程大きくなり、画像処理システム全体の
高速化の大きな障害となっている。

また、部品の実装密度を向上させてシステムを小型化さ
せることも困難となっている。

従って本発明の目的は、簡単な構成の制御回路でデータ
の高速読み出し及び書き込みができる半導体記憶装置を
提供することにある。

［課題を解決するための手段］ 上述の目的を達成する本発明の特徴は、マトリクス状に
配列した複数のメモリセルを有するメモリアレイと、複
数のメモリセルのうちの１つをアクセスするための行及
び列選択手段と、所望の間隔てカウントアツプ又はカウ
ントダウン動作可能なアドレス発生用カウンタ手段と、
外部から与えられる初期アドレスをアドレス発生用カウ
ンタ手段にセットするための手段と、外部から与えられ
る指示に応じたアクセスモードでアドレス発生用カウン
タ手段のカウント間隔及びカウント方向を制御する制御
手段とを備えたことにある。

アドレス発生用カウンタ手段は、発生するアドレスが所
定範囲を越える場合は外部にキャリー信号と当該アドレ
スとを出力し、外部からキャリー信号が印加された場合
は外部から与えられるアドレスに初期設定するように構
成してもよい。

［作用］ 外部からアドレス指定モードが与えられ制御クロック信
号が印加されると、与えられたアクセスモードのカウン
ト間隔及びカウント方向でカウンタ手段がカウントされ
る。これによりアドレスが発生して複数のメモリセルの
うちの１つかアクセスされ、画像データが所望の順序で
書き込み又は読み出しされる。

記憶装置の容量を拡張する場合、アドレス発生用カウン
タ手段の発生するアドレスが所定範囲を越える場合は外
部にキャリー信号と当該アドレスとが出力され、また、
外部からキャリー信号が印加された場合は外部から与え
られるアドレスに初期設定するように構成されているの
で、各記憶装置をアドレスバスに接続すると共に各記憶
装置のキャリー信号入出力部を相互に接続するのみで容
易に拡張することができる。

［実施例］ 以下図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の半導体記憶装置の一実施例の構成を概
略的に示すブロック図である。

同図において、２０はメモリセルをマトリクス状に配列
したメモリアレイであり、このメモリアレイ２０には行
デコーダ２１及び列デコーダ２２か接続されている。行
デコーダ２１及び列デコーダ２２は、本発明の行及び列
選択手段に対応している。

行デコーダ２１には行アドレス発生カウンタ２３が接続
されており、列デコーダ２２には列アドレス発生カウン
タ２４が接続されている。これらの行アドレス発生カウ
ンタ２３及び列アドレス発生カウンタ２４は、本発明の
アドレス発生用カウンタ手段に対応しており、一般的な
アップダウンカウンタで構成されている。行アドレス発
生カウンタ２３に対しては線２３ａを介して行キャリー
信号Ｃｘが入出力され、列アドレス発生カウンタ２４に
対しては線２４ａを介して列キャリー信号ｃｙが入出力
される。

なお、キャリー信号の入出力を互いに異なる線で構成す
るようにしてもよい。

行アドレス発生カウンタ２３及び列アドレス発生カウン
タ２４には、アドレス入出力回路２５と命令及びデータ
制御回路２６とが接続されている。アドレス入出力回路
２５は、外部のアドレスバス２７に接続されており、ア
ドレスの読み込み及び読み出しを行う。命令及びデータ
制御回路２６は、外部の制御信号バス２８及び外部のデ
ータバス２９に接続されており、制御命令の読み込み、
その制御命令の解読、及びデータの授受等、記憶装置の
内部回路の制御及び外部とのデータの受は渡しを行う。

アドレス入出力回路２５は、本発明の初期アドレスをセ
ットするための手段に対応している。また、命令及びデ
ータ制御回路２６は、本発明の制御手段に対応している
。

第１図に示すように、上述したメモリアレイ２０、行デ
コーダ２１、列デコーダ２２、行アドレス発生カウンタ
２３、列アドレス発生カウンタ２４、アドレス入出力回
路２５、及び命令及びデータ制御回路２６が、本実施例
の半導体記憶装置３０を構成している。

次に本実施例の動作を説明する。

第２図は第１図の半導体記憶装置の動作制御を行うプロ
グラムの一部を概略的に表すフローチャートである。

まずステップＳｌにおいて、外部の図示しないＣＰＵ（
中央処理装置）から初期アドレス設定命令が命令及びデ
ータ制御回路２６にセットされる。

次いでステップＳ２で、行アドレス発生カウンタ２３及
び列アドレス発生カウンタ２４に初期アドレスがそれぞ
れセットされる。このセットは、ＣＰＵからアドレス・
〈ス２７及びアドレス入出力回路２５を介して行われる
。

次のステップＳ３では、ＣＰＵよりアクセスモトが命令
及びデータ制御回路２６にセットされる。

このセットは、アドレスバス２７にその記憶装置を選択
する情報を乗せ、データバス２９に実施すべきアクセス
モードの指定情報を乗せることによって行われる。

次いでステップＳ４において、命令及びデータ制御回路
２６は、指定されたアクセスモードに応したカウント間
隔及びカウント方向で行アドレス発生カウンタ２３及び
列アドレス発生カウンタ２４かＣＰＵからの外部制御ク
ロックをカウントするように制御する。

アクセスモードとして画像処理特有の種々のモードかあ
り、第３図はメモリアレイ上におけるそれらのアクセス
シーケンスの例を示している。これらのアクセスモード
の他に種々な組み合わせか可能であることはもちろんで
ある。

同図において、０は初期アドレスを示しており、１．２
．３・・・は順方向でアクセスされるアドレス、１、−
２、−３・・・は逆方向でアクセスされるアドレスをそ
れぞれ示している。

（Ａ）は順次行方向ステップモード（順方向／逆方向）
、（Ｂ）は順次列方向ステップモード（順方向／′逆方
向）、（Ｃ）は順次行列方向ステップモード（順方向／
逆方向）、（Ｄ）、（Ｅ）、（Ｆ）は飛び越し行列方向
ステップモード（順方向／′逆方向）、（Ｇ）は順次ロ
ーテーションモード、（Ｈ）は飛び越しローテーション
モードをそれぞれ示している。

これらの各アクセスモードを実施するための行アドレス
発生カウンタ２３及び列アドレス発生カウンタ２４の制
御モードが第１表に示されている。

第 表 同表において、ＩＮＣ／ＤＥＣはカウントアツプ又はカ
ウントダウン動作を示している。また、ＩＮＣ／Ｄ、Ｅ
Ｃ（１）は外部制御クロック１つについて１回のカウン
トアツプ又はカウントダウン動作を行うことを意味して
おり、ＩＮＣ／ＤＥＣ（２）は外部制御クロック２つに
ついて１回のカウントアツプ又はカウントダウン動作を
行うことを意味している。さらに、ＲＯＲは周回動作を
行うことを意味しており、ＲＯＲ（３／１）は外部制御
クロック１つについて１回連続３回実行することを意味
している。

例えば、（Ａ　）モードである順次行方向ステップモー
ト（順方向）を実行するには、行アドレス発生力ランタ
コ３を外部制御クロック１つについて１回ずつカウント
アツプし、列アドレス発生カウンタ２４を外部制御クロ
ックに応答させず一定とすればよいっ このように本実施例によれば、画像処理特有のアドレス
制御部を半導体記憶装置に内蔵している。

このため、外部からアクセスモードの指定の制御命令を
与えるのみで制御クロックにより画像データの書き込み
及び読み出しを実行することができる。

行アドレス発生カウンタ２３において、アドレスがオー
バーフローした場合は、線２３ａを介して行キャリー信
号Ｃｘが外部に出力され、それと同時にその時点の行ア
ドレスがアドレス入出力回路２５によってアドレスバス
２７上に読み出されて外部に出力される。また、列アド
レス発生カウンタ２４において、アドレスかオーバーフ
ローした場合は、線２４２を介して列キャリー信号ｃｙ
が外部に出力され、それと同時にその時点の列アドレス
がアドレス入出力回路２５によってアドレスバス２７上
に読み出されて外部に出力される。

逆に、外部から線２３ａを介して行キャリー信号Ｃｘか
印加５れた場合、又は外部から線２１２を介して列キャ
リー信号Ｃｙが印加された場合は、その記憶装置がイネ
ーブルとなり、アドレスバス２７上のアドレス情報かア
ドレス入出力回路２５を介して行アドレス発生カウンタ
２３又は列アドレス発生カウンタ２４にセットされる。

このように構成することにより、複数の半導体記憶装置
を複雑な周辺制御回路なしに簡易な構成で結合すること
ができる。

第４図は、それぞれが第１図に示した半導体記憶装置３
０と同様な構成の複数の半導体記憶装置Ｍ−〇、　　　
Ｏ）　　、　’ｖ１　　（０，１）　　、　Ｍ　　（１
，０）　、　Ｍ（１，１）をマトリクス状に接続した実
施例を示している。

各半導体記憶装置Ｍ（０，０）　、Ｍ　（０，１）、Ｍ
　（１，０）　、Ｍ（ｉ、１）と、外部のアドレスバス
２７、外部の制御信号バス２８、及び外部のデータパス
コ９との接続は、第１図の実施例の場合と全く同じであ
る。各半導体記憶装置間の接続は、行キセリー信号Ｃｘ
月の線４．ツ及び４１と列キャリー信号Ｃｙ用の線こ２
及び」３とをマトリクス状に接続するのみてよく、特別
な制御回路を付加的に設ける二となく簡単なシステム構
成でデータの連続性（データ空間の連続性）か保証され
る。

二発明の効果： 以上詳細に説明したように本発明によれば、所望の間隔
でカウントアツプ又はカウントダウン動作可能なアドレ
ス発生用カウンタ手段と、外部から与えられる初期アド
レスをアドレス発生用カウンタ手段にセットするための
手段と、外部から与えられる指示に応じたアクセスモー
ドでアドレス発生用カウンタ手段のカウント間隔及びカ
ウント方向を制御する制御手段とを備えているため、外
部からアクセスモードの指定の制御命令を与えるのみで
制御クロックにより画像データの書き込み及び読み出し
を実行することができる。その結果、制御回路を非常に
簡単な構成とすることができるのでデータの高速読み出
し及び書き込みが可能となる。

さらに本発明によれば、アドレス発生用カウンタ手段は
、発生するアドレスが所定範囲を越える場合は外部にキ
ャリー信号と当該アドレスとを出力し、外部からキャリ
ー信号か印加された場合は外部から与えられるアドレス
に初期設定するように構成されているため、キャリー信
号用の線を記検装置相互間で接続するのみで画像処理用
の記憶装置の容量の拡張が図れる。即ち、簡単な構成の
制御回路で容量の拡張が容易に行える。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例の構成を示
すブロック図、第２図は第１図の実施例における動作制
御を行うプログラムの一部を概略的に表すフローチャー
ト、第３図はメモリアレイ上における画像処理特有の種
々のアクセスシーケンスモードの例を表す図、第４図は
本発明の他の実施例の概略的構成を示すブロック図、第
５図は従来の半導体記憶装置の構成を示すブロック図で
ある。 ２０・・・・・・メモリアレイ、２１・・・・・・行デ
コーダ、２２・・・・・・列デコーダ、２３・・・・・
・行アドレス発生カウンタ、２３ａ　、　２４ａ　、　
４０．４１．４２．４３・・・・・・線、２４・・・・
・・列アドレス発生カウンタ、２５・・・・・・アドレ
ス入出力回路、２６・・・・・・命令及びデータ制御回
路、′、７・・・・・・アドレスバス、２８・・・・・
・制御信号バス、２９・・・・・・データバス、３０・
・・・・・半導体記憶装置。 ｘ 第 図 （Ａ） （Ｂ） （Ｄ） （Ｅ） 第３図 （Ｃ） （Ｆ）

Claims (1)

【特許請求の範囲】
1. マトリクス状に配列した複数のメモリセルを有するメモ
   リアレイと、該複数のメモリセルのうちの１つをアクセ
   スするための行及び列選択手段と、所望の間隔でカウン
   トアップ又はカウントダウン動作可能なアドレス発生用
   カウンタ手段と、外部から与えられる初期アドレスを前
   記アドレス発生用カウンタ手段にセットするための手段
   と、外部から与えられる指示に応じたアクセスモードで
   前記アドレス発生用カウンタ手段のカウント間隔及びカ
   ウント方向を制御する制御手段とを備えたことを特徴と
   する半導体記憶装置。