JPH03230562A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体装置およびその製造方法に関し、特
に、任意の記憶情報のランダムな人出力が可能な高集積
化に適した半導体装置およびその製造方法に関する。

［従来の技術］ 近年、半導体装置は、コンピュータなどの情報機器の目
覚しい普及によってその需要が急速に拡大している。ま
た、機能的には大規模の記憶容量をＨし、かつ、高速動
作か可能なものが要求されている。これに伴なって、半
導体装置の高集積化および高速応答性ならびに高信頼性
に関する技術開発が進められている。

半導体装置の中で、記憶情報のランダムな入出力が可能
なものとして、ＤＲＡＭ　（Ｄｙｎ　ａｍｉｃ　　Ｒａ
ｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）が−前曲
に知られている。このＤＲＡＭは、多数の記憶情報を記
憶する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。

第４図は、従来のＤＲＡＭの構成を示すブロック図であ
る。第４図を参照して、ＤＲＡＭ５０は、記憶情報のデ
ータ信号を蓄積するだめのメモリセルアレイ５］と、単
位記憶回路を構成するメモリセルを選択するためのアド
レス信号を外部から受するためのロウアンドカラムアド
レスバッファ５２と、そのアドレス信号を解読すること
によってメモリセルを指定するためのロウデコーダ５３
およびカラムデコーダ５４と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ５５と、データ入出力のためのブタインバッファ５
６およびデータアウトバッファ５７と、クロック信号を
発生するためのクロックジェネレータ５８とを含む。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配列−されて形成されている。

第５図は、従来のメモリセルアレイの構成を説明するた
めの等価回路図である。第５図を参照して、メモリセル
アレイ５１は、１個のＭＯＳ　（Ｍｅｔａｌ　　０ｘｉ
ｄｅ　　Ｓｅｍ１ｃｃｒｎｄｕｃｔｏ「）トランジスタ
２１と、これに接続された１個のキャパシタ２２とから
構成されている。これは、いイつゆる１トランジスタ１
キヤパシタ型のメモリセルである。このタイプのメモリ
セルは構造か簡＋１１なだめ、メモリセルアレイの集積
度を向上させることか容易であり、大容量のＤＲＡＭに
広く用いられている。

また、ＤＲＡＭのメモリセルは、その信号電荷蓄積用の
キャパシタ構造によっていくつかのタイプに分けること
ができるが、その１つに、たとえば、特公昭６０−２７
８４号公報に示されたいわゆるスタックドタイプのメモ
リセルがある。

第６図は上述の公報に記載された従来のスタックドタイ
プのメモリセルの断面図である。第６図を参照して、ス
タックドタイプのメモリセルは、半導体基板１と、半導
体基板上に所定の間隔を隔てて形成された不純物領域９
ａ、９ｂと、不純物領域９ａおよび９ｂの中央に位置し
ゲート酸化膜３ａを介して形成されたゲート電極４ａと
、不純物領域９ｂ上に直接接続されたキャパシタの下部
電極１１と、下部電極１１上に形成された誘電体層１６
と、誘電体層１６上に形成されたキャパシタの上部電極
１７とを含む。上部電極１７上には絶縁膜１８を介して
ビット線１９ｂが接続されており、不純物層９ａの開口
部にもビット線１９ａが直接接続されている。このタイ
プのメモリセルでは、ワード線あるいは素子分離領域上
にまで延在された２層の導電膜およびその間の誘電膜か
らキャパシタが構成されている。したがって、ＤＲＡＭ
の高集積化に伴なってメモリセルサイズが縮小された場
合、キャパシタ面積も同時に縮小される。

［発明が解決しようとする課題］ 前述のように、ＤＲＡＭの高集積化に伴なってメモリセ
ルが縮小された場合には、キャパシタの面積も同時に縮
小されることになる。しかし、記憶領域としてのＤＲＡ
Ｍの安定動作および信頼性の観点から、メモリセルサイ
ズが縮小されても１ビツトのメモリセルに蓄える電荷量
をほぼ一定に維持する必要がある。そのための手段とし
ては、キャパシタの誘電膜を薄くする方法とキャパシタ
の下部電極を厚くして表面積を増加させる方法が考えら
れる。ところが、誘電膜を薄くする方法では、誘電膜の
信頼性が劣化するという問題があり、また、キャパシタ
の下部電極を厚くして表面積を増加させる方法では、厚
くすることによって生しる高段差部でのド部電極のパタ
ーン形成か困難になるという問題点があった。

この発明は、上記のような課題を解決するためになされ
たもので、スタックドキャパシタにおいて、メモリセル
サイズが縮小された場合にも下部電極のパターン形成上
の困難を伴なうことなくキャパシタ容量を確保すること
のできる、高集積化に適した半導体装置およびその製造
方法を提供することを目的とする。

［課題を解決するための手段］ この発明における半導体装置は、第１導電型の半導体基
板の素子分離領域に囲まれた表面領域において所定の間
隔を隔てて形成された少なくとも２つの第２導電型の不
純物領域と、それら２つの不純物領域間の半導体基板上
に第１の絶縁膜を介して形成されたゲート電極と、ゲー
ト電極の上部および側壁部分に形成された第２の絶縁膜
と、２つの不純物領域のうちの一方の不純物領域上に形
成された信号伝達線と、２つの不純物領域のうちの他方
の不純物領域上に接続され少なくともその端部が第２の
絶縁膜上に形成された第１の導電膜と少なくともその第
１の導電膜上に形成された第３の絶縁膜とその第３の絶
縁膜上に形成された第２の導電膜とを有する容量手段と
を含み、その容量手段が第２の絶縁膜のうちの側壁部分
を利用してその容量を増加させるようにしたことを特徴
とする。

この発明における半導体装置の製造方法は、第１導電型
の半導体基板上に素子分離領域を形成する工程と、素子
分離領域で囲まれた半導体基板の主表面上に第１の絶縁
膜を形成する工程と、第１の絶縁膜上および素子骨Ｎ領
域上にゲート電極を形成するための第１の導電層を形成
する工程と、第１の導電層上に第２の絶縁膜を形成し、
かつ、少なくともゲート電極となる部分上に形成される
第２の絶縁膜の膜厚が素子分離領域上に形成される第２
の絶縁膜の膜厚より厚くなるように形成する工程と、素
子分離領域に囲まれた半導体基板の主表面上のゲート電
極が形成される領域以外の領域に少なくとも２つの第２
導電型の不純物領域を形成する工程と、２つの不純物領
域のうちの一方の不純物領域上および少なくとも第２の
絶縁膜の側壁部分上に第１の導電膜を形成する工程と、
少なくとも第１の導電膜上に第３の絶縁膜を形成する工
程と、第３の絶縁膜上に第２の導電膜を形成する工程と
、２つの不純物領域のうちの他方の不純物領域上に信号
伝達線を形成する工程とを含む。

［作用］ この発明にかかる半導体装置では、第１導電型の半導体
基板の素子分離領域に囲まれた表面領域において所定の
間隔を隔てて少なくとも２つの第２導電型の不純物領域
が形成され、その２つの不純物領域間の半導体基板上に
第１の絶縁膜を介してゲート電極か形成され、そのゲー
ト電極の上部および側壁部分に第２の絶縁膜が形成され
、また、２つの不純物領域のうちの一方の不純物領域上
に信号伝達線が形成され、他方の不純物領域上に接続さ
れ少なくともその端部が第２の絶縁膜上に形成された第
１の導電膜とその第１の導電膜上に形成された第３の絶
縁膜とその第３の絶縁膜上に形成された第２の導電膜と
から容量手段が構成され、その容量手段によって第２の
絶縁膜のうちの側壁部分が利用されて容量が増加される
ので、平面上での面積を増やすことなく容量手段として
利用できる面積が増加されるとともに容量手段の下部電
極となる第１の導電膜の厚みを増す必要がない。

この発明にかかる半導体装置の製造方法では、第１導電
型の半導体基板上に素子分離領域か形成され、その素子
分離領域で囲まれた半導体基板の主表面上に第１の絶縁
膜か形成され、その第１の絶縁膜上および素子分離領域
上にゲート電極を形成するための第１の導電層か形成さ
れ、その第１の導電層上に第２の絶縁膜が形成され、か
つ、少なくともケート電極となる部分上に形成される第
２の絶縁膜の膜厚か素子分離領域上に形成される第２の
絶縁１１便の膜厚より厚くなるように形成され、素子分
離領域に囲まれた半導体基板の主表面上のゲート電極か
形成される領域以外の領域に少なくとも２つの第２導電
型の不純物領域が形成され、その形成された２つの不純
物領域のうちの一方の不純物領域上および少なくとも第
２の絶縁膜の側壁部分上に第］の導電膜が形成され、少
なくとも第１の導電膜上に第３の絶縁膜が形成され、第
３の絶縁膜上に第２の導電膜が形成され、２つの不純物
領域のうちの他方の不純物領域上に信号伝達線が形成さ
れる。つまり、少なくともゲート電極となる部分上に形
成される第２の絶縁膜の膜厚が素子分離領域上に形成さ
れる第２の絶縁膜の膜厚より厚くなるように形成されて
そのゲート電極となる部分上に形成された第２の絶縁膜
の少なくとも側壁部分上に第１の導電膜が形成されるの
で、ゲート電極となる部分上に形成される第２の絶縁膜
の膜厚を増した分だけ平面上での面積を増やすことなく
容量手段として利用できる面積が増加されるとともに容
量手段の下部電極となる第１の導電膜の厚みを増す必要
がない。

［発明の実施例］ 第１Ａ図は、本発明の一実施例によるＤＲＡＭのスタッ
クドタイプのメモリセルの断面構造図である。第１Ｂ図
は第１Ａ図に示したメモリセルの平面レイアウト図であ
る。第１Ａ図および第１Ｂ図を参照して、メモリセルは
、１個のアクセストランジスタ２１と１個のキャパシタ
２２とから構成されている。このメモリセルは、半導体
基板１の表面に形成された素子分離領域２によって隣接
するメモリセルと絶縁分離されている。

アクセストランジスタ２１は、半導体基板１の表面に形
成された不純物領域６ａ、９ａおよび６ｂ　９ｂと、不
純物領域６ａ、９ａおよび６ｂ９ｂの間に位置し薄いゲ
ート酸化膜３を介して形成されたケート電極４ａとを含
む。

キャパシタ２２は、多結晶シリコンなどの導電材料から
なる下部電極１５と、下部電極１５上に形成された窒化
膜および酸化膜の積層膜あるいはタンタル酸化膜等の誘
電材料からなる誘電体層１６と、誘電体層１６上に形成
された多結晶シリコンなどの導電材料からなる上部電極
１７とを含む。

下部電極１５はアクセストランジスタ２１のソースある
いはドレイン領域６ｂ、９ｂに接続されている。ビット
線１９ｂは絶縁膜１８からなる層間膜の上に形成されて
おり、アクセストランジスタ２１のソースあるいはドレ
イン領域６ａ、９ａと直接あるいは導電層（ビット線）
１９ａを介して接続されている。

また、アクセストランジスタ２１のゲート電極４ａ上の
絶縁膜８ａの厚みを厚くしてその側壁部分および上部に
キャパシタ２２の下部電極１１を形成する。これにより
絶縁膜８ａの厚みが増した分たけキャパシタ面積を増や
すことが可能となる。

したがって、平面上から見た面積を変えることなく容易
にキャパシタ面積を変えることなく容易にキャパシタ面
積を増やすことができメモリセルサイズが縮小されても
十分な容量を確保することができる。なお、素子分離領
域２上にもゲート電極４ｂが形成されておりゲート電極
４ｂ上に絶縁膜８ｂが形成されている。絶縁膜８ｂ上の
右側部分には窒化膜からなる絶縁膜１０が形成され、そ
の窒化膜１０上の一部分および絶縁膜８ｂ上にはキャパ
シタ２２の下部電極１１が形成されている。

第２Ａ図ないし第２Ｎ図は、第１Ａ図に示したメモリセ
ルの製造プロセスを説明するための断面構造図である。

第２Ａ図ないし第２Ｎ図を参照して、製造プロセスにつ
いて説明する。まず、第２Ａ図に示すように、半導体基
板１表面の所定領域にＬＯＣＯ３法を用いて素子分離領
域２を形成する。次に、第２Ｂ図に示すように、半導体
基板１の表面を熱酸化して、素子分離領域２で囲まれた
半導体基板１の表面に酸化膜３を形成する。減圧ＣＶＤ
法により、リンをドープした多結晶シリコンの導電膜４
を酸化膜３上に形成し、さらに、減圧ＣＶＤ法によって
酸化膜からなる絶縁膜５を、素子分離領域２の上部に相
当する部分より酸化膜３の上部に相当する部分の方が膜
厚が厚くなるように形成する。絶縁膜５をウェットエツ
チングやドライエツチングなどの等方性エツチングで全
面をエツチングして必要な膜厚の絶縁膜５を得る。

第２Ｃ図に示すように、フォトリソグラフィ法およびド
ライエツチング法を用いて酸化膜３．導電膜４および絶
縁膜５の所定部分を残して除去する。

これにより、アクセストランジスタおよびワード線のゲ
ート酸化膜３とゲート電極４ａ、４ｂとが形成される。

次に第２Ｄ図に示すように、ゲート電極４ａ、４ｂとそ
れらの上部に形成された絶縁膜５ａ、５ｂとをマスクに
して、イオン注入法によって半導体基板１の表面に比較
的低濃度の不純物領域６ａ、６ｂを形成する。第２Ｅ図
に示すように、減圧ＣＶＤ法により、酸化膜からなる絶
縁膜７を半導体基板１の全面に形成する。次に、第２Ｆ
図に示すように、異方性エツチング法により、絶縁膜７
を選択的に除去し、ゲート電極４ａ、４ｂの上部および
側壁部に絶縁膜８ａ、８ｂを形成する。次に、第２Ｇ図
に示すように、ゲート電極４ａ、４ｂおよびその上側部
分の絶縁膜８ａ、８ｂをマスクとして、イオン注入法に
より半導体基板１の表面に比較的高濃度の不純物領域９
ａ、９ｂが形成される。この結果、いわゆるＬＤＤ構造
のトランジスタが形成されるが、アクセストランジスタ
の構造はＬＤＤ構造でなくてもよく、他の構造であって
もよい。次に、第２Ｈ図に示すように、減圧ＣＶＤ法に
より、窒化膜からなる絶縁膜１０を半導体基板１上に形
成し続いて通常のフォトリソグラフィ法およびエツチン
グ法を用いてキャパシタの下部電極が接続されるソース
・ドレイン領域６ｂ、９ｂの部分の窒化膜１０を選択的
に除去する。次に、第２１図に示すように、減圧ＣＶＤ
法により多結晶ンリコンからなる導電膜１１を半導体基
板１上に全面に形成し通常のフォトリソグラフィ法およ
びエツチング法を用いてソース・ドレイン領域６ｂ、６
ｂおよび上記窒化膜１０に延在する部分を除いて導電膜
１１を選択的に除去する。次に、第２Ｊ図に示すように
、ＣＶＤ法により酸化膜からなる絶縁膜１２を半導体基
板ｌ上の全面に形成した後、導電膜１１が内在する開口
部１３を形成する。続いて、第２に図に示すように、減
圧ＣＶＤ法により、多結晶シリコンからなる導電膜１４
を全面に形成する。次に、第２Ｌ図に示すように、異方
性エツチング法により、絶縁膜１２上の導電膜１４を除
去する。この結果、開口部１３の側壁には四角柱状の導
電膜が残り、導電膜１１と合わせてキャパシタの下部電
極１５か形成される。第２Ｍ図に示すように、絶縁膜１
２を除去した後減圧ＣＶＤ法により窒化膜を半導体基板
１の全面に形成し半導体基板１を酸素雰囲気中で熱処理
する。これにより、窒化膜の一部を酸化させてキャパシ
タの誘電膜１６を形成する。

減圧ＣＶＤ法により、多結晶シリコンからなる導電膜１
７を半導体基板１上の全面に形成する。そして、キャパ
シタ２２を形成する以外の部分を除去する。次に、第２
Ｎ図に示すように、ＣＶＤ法により酸化膜からなる絶縁
膜１８を半導体基板１上の全面に形成する。ビット線１
９ａと、アクセストランジスタのソース−ドレイン領域
６ａ、９ａとの接続部分の絶縁膜１８を通常のフォトリ
ングラフィ法およびエツチング法により選択的に除去す
る。次に、ＣＶＤ法により絶縁膜１８の上記開口部に選
択的にタングステン膜１９ａを形成して上記開口部をタ
ングステン膜１９ａで埋める。

さらに、スパッタ法を用いてタングステンシリサイドか
らなる導電膜を全面に被着する。その後、通常のフォト
リソグラフィ法とエツチング法により所定の形状にパタ
ーニングすることによりビット線１９ｂを形成する。

なお、本実施例では、ビット線１９ａとして、タングス
テンシリサイド膜を示したが、本発明はこれに限らず、
多結晶シリコン膜、金属シリサイド膜、金属膜、ＴｉＮ
膜あるいはこれらの膜を交互に重ねた複合膜であっても
よい。また、ビット線１９ｂとして、スパッタ法により
披青されたタングステンシリサイド膜を示したが、本発
明はこれに限らず、多結晶シリコン膜、金属シリサイド
膜、金属膜、ＴｉＮ膜あるいはこれらの膜を交互に重ね
た複合膜であってもよい。さらに、本実施例では、ビッ
ト線１９ｂは、ビット線１９　ａを介してアクセストラ
ンジスタのソース・トレイン領域６ａ、９ａに接続され
るものを示したか、本発明はこれに限らず、ビット線１
９ａを介さすに直接ビット線１９ｂをソース・トレイン
領域６ａ。

９ａに接続するものであってもよい。また、本実施例で
は、絶縁膜５ａ、５ｂを形成する方法として、厚い絶縁
膜５を形成した後ウェットエツチングやドライエツチン
グなどの等方性エツチングにより必要膜厚とした後、フ
ォトリソグラフィ法およびドライエツチング法を用いて
形成する例を示したが、本発明はこれに限らず、等方性
エツチングなどを用いることなく、ゲート電極上に厚い
酸化膜などの絶縁膜を残すようにフォトリソグラフィ法
およびドライエツチング法を用いて形成してもよい。さ
らに、絶縁膜５ａ、５ｂを形成する際に、そのまま必要
膜厚を堆積するようにしてもよい。また、本実施例では
、キャパシタの下部電極の形状として第１Ａ図に示した
ように四角柱状のものを形成したが、本発明はこれに限
らず、円筒状、十字形などでも同様の効果が得られる。

また、本実施例では、素子分離領域に厚い酸化膜を形成
するＬＯＣＯ５法の例を示したが、本発明はこれに限ら
ず、他の分離方法でもはく、たとえばフィールドシール
ド法でも同様の効果が得られる。

第３図は、本発明の第２の実施例を示したＤＲＡＭのメ
モリセルの断面構造図である。第３図を参照して、第１
Ａ図に示した実施例との相違点は、キャパシタの下部電
極のうち四角柱状の電極部分を形成せずに下部電極１ま
たけで構成するようにしたものである。これによっても
第１Ａ図に示した第１の実施例と同様の効果が得られる
。

［発明の効果］ 第１請求項に記載の発明によれば、ゲート電極の上部お
よび側壁部分に形成された第２の絶縁膜のうちの側壁部
分を利用して容量手段の容量を増加させることにより平
面上での面積を増やすことなく容量手段として利用でき
る面積か増加されるとともに容量手段の下部電極となる
第１の導電膜の厚みを増す必要がないので、スタックド
キャパシタにおいて、メモリ・セルサイズか縮小された
場合にも下部電極のパターン形成上の困・難を伴なうこ
となくキャパシタ容量を確保することのできる、高集積
化に適した半導体装置を提供し得るに至った。

第２請求項にかかる発明によれば、少なくともゲート電
極となる部分上に形成される第２の絶縁膜の膜厚を、素
子分離領域上に形成される第２の絶縁膜の膜厚より厚く
なるように形成し、そのゲート電極となる部分上に形成
された第２の絶縁膜の少なくとも側壁部分上に第１の導
電膜を形成することにより、平面上での面積を増やすこ
となく容量手段として利用できる面積が増加されるとと
もに容量手段の下部電極となる第１の導電膜の厚みを増
す必要がないので、スタックドキャパシタにおいて、メ
モリセルサイズが縮小された場合にも下部電極のパター
ン形成上の困難を伴なうことなくキャパシタ容量を確保
することのできる、高集積化に適した半導体装置の製造
方法を提供し得るに至った。

【図面の簡単な説明】

第１Ａ図は本発明の一実施例を示したＤＲＡＭのメモリ
セルの断面図、第１Ｂ図喝第１Ａ図に示したメモリセル
の平面レイアウト図、第２Ａ図ないし第２Ｎ図は第１Ａ
図に示したＤＲＡＭのメモリセルの製造プロセスを説明
するための断面構造図、第３図は本発明の第２の実施例
を示したメモリセルの断面図、第４図は従来のＤＲＡＭ
のブロック図、第５図は従来のメモリセルの構成を説明
するための等価回路図、第６図は従来のスタックトタイ
ブのメモリセルの断面図である。 図において、１は半導体基板、２は素子分離領域、３は
ゲート酸化膜、４ａ、４ｂはゲート電極、６ａ、６ｂは
不純物領域、８ａ、８ｂは絶縁膜、９ａ、９ｂは不純物
領域、１１，１．５は下部電極、］６は誘電膜、１７は
上部電極、１８は絶縁膜、１９ａ、１９ｂはビット線、
２１はアクセストランジスタ、２２はキヤパシタである
。 ｔＪお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板の素子分離領域に囲まれ
   た表面領域において所定の間隔を隔てて形成された少な
   くとも２つの第２導電型の不純物領域と、 前記２つの不純物領域間の前記半導体基板上に第１の絶
   縁膜を介して形成されたゲート電極と、前記ゲート電極
   の上部および側壁部分に形成された第２の絶縁膜と、 前記２つの不純物領域のうちの一方の不純物領域上に形
   成された信号伝達線と、 前記２つの不純物領域のうちの他方の不純物領域上に接
   続され、少なくともその端部が前記第２の絶縁膜上に形
   成された第１の導電膜と少なくとも該第１の導電膜上に
   形成された第３の絶縁膜と該第３の絶縁膜上に形成され
   た第２の導電膜とを有する容量手段とを含み、 前記容量手段は前記第２の絶縁膜のうち側壁部分を利用
   してその容量を増加させるようにしたことを特徴とする
   、半導体装置。
2. （２）第１導電型の半導体基板上に素子分離領域を形成
   する工程と、 前記素子分離領域で囲まれた前記半導体基板の主表面上
   に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
   および前記素子分離領域上にゲート電極を形成するため
   の第１の導電層を形成する工程と、 前記第１の導電層上に第２の絶縁膜を形成し、かつ、少
   なくとも前記ゲート電極となる部分上に形成される前記
   第２の絶縁膜の膜厚が前記素子分離領域上に形成される
   前記第２の絶縁膜の膜厚より厚くなるように形成する工
   程と、 前記素子分離領域に囲まれた前記半導体基板の主表面上
   の前記ゲート電極が形成される領域以外の領域に少なく
   とも２つの第２導電型の不純物領域を形成する工程と、 前記２つの不純物領域のうちの一方の不純物領域上およ
   び少なくとも前記第２の絶縁膜の側壁部分上に第１の導
   電膜を形成する工程と、 少なくとも前記第１の導電膜上に第３の絶縁膜を形成す
   る工程と、 前記第３の絶縁膜上に第２の導電膜を形成する工程と、 前記２つの不純物領域のうちの他方の不純物領域上に信
   号伝達線を形成する工程とを含む、半導体装置の製造方
   法。