JPH03232018A - アドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプログラム制御方式を用いたデータ処理装置に
対するアドレス発生装置に関し、入力データをアクセス
する入力アドレスと変換データを格納する出力アドレス
が複雑であっても、一つのマイクロプログラム制御によ
り両アドレスを生成することを目的とし、 マイクロプログラムにおけるアドレスの次アドレスを所
定の条件に従って生成する第１のネクストアドレス生成
回路と、入力及び出力の遷移状態に応じて該第１のネク
ストアドレス生成回路の次アドレス又は遷移後にお（ブ
る？イク口プログラムのアドレスを決定する第２のネク
ストアドレス生成回路と、該第２のネクストアドレス生
成回路により決定されたマイクロプログラムのアドレス
及び演算プログラムを格納する記憶部と、該記憶部から
のマイクロプログラムのアドレスを、対象となるバラメ
ータにより逐次演算し、該演算された当該アドレスを格
納するバッファ部と、前記記憶部における演算プログラ
ムによる命令１分岐条件及び入出力信号の条件に従って
第１のネクストアドレス生成回路を制御し、及び、該バ
ッファ部のバッファ空き状態に従って第２のネクストア
ドレス生成回路をＩＩＩｔＩＩＩする入出力制御部と、
を有するように構成する。

〔産業上の利用分野〕

本発明はアドレス発生装置に係り、特にマイク０プログ
ラム制御方式を用いたデータ処理装置に対するアドレス
発生菰ｒに関するものである。

近年、データ処理における処理の複雑化、処理速度の遅
延化から、記憶回路（メモリ）を対傘に所定のデータ処
理を行う場合の、例えばＤＭＡＣ（□　ｔｒｅｃｔ　Ｍ
ｅｇ＋ｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）
や画像処理ＬＳＩ等の専用ＬＳＩが要求されている。こ
のため、上記ＬＳＩでは記憶回路からデータを順次入力
してデータ処理を施した後、順次記憶回路へ出力すると
いう形態をとることから、入力データをアクセスする入
力アドレスと、変換データを格納する出力アドレスを生
成する手段が必要となる。

〔従来の技術〕

第７図に従来のアドレス発生装置の構成図を示す。なお
、従来のアドレス発生装置は入力アドレス（ソースアド
レス）用と出力アドレス（デスティネーションアドレス
）用との二つの独立したマイクロプログラムシーケンス
制御回路により構成されているが、両者の構成は同様で
あることから入力アドレス用のみを第７図に示し、ｌ！
能の違いを後述する。ここで、マイクロプログラムとは
、−船釣には特定の訓葬探の演算に対応する要素的な命
令の列をいい、特別な記憶装置に格納されているもので
ある。

第７図中、５０はエントリアドレステーブルであり、最
初のマイクロブログラム起動の入力アドレスを格納して
いる。５１はネクストアドレス生成回路であり、命令及
び分岐条件によって次のマイクロプログラムアドレスを
生成する。５２はマイクロプログラムアドレスポインタ
であり、ネクストアドレス生成回路５１により選択され
たアドレスをラッチする。５３はマイクロプログラム記
憶回路であり、ＲＯＭ　（Ｒｅａｄ　Ｑｎｌｙ　Ｍｅｍ
ｏｒｙ）、ＰＬ　Ａ　（ｐｒｏｇｒａｍｍａｂｌｅ　ｌ
ｏｇｉｃ　　Ａｒｒａｙ）又はゲートの何れかにより構
成され、入力アドレスの演算プログラムが格納される。

５４は入出力制御回路であり、命令０分岐条件及び入出
力信号の条件に従ってネクストアドレス生成回路を制御
する。

５５は演算回路であり、マイクロプログラム記憶回路５
３からのアドレスをアルゴリズムに基づいて演算を行う
。５６は入力アドレスバッフ？であり、演算回路５５で
演算されたアドレスを逐次格納する。

ここで、出力アドレス用の場合は、上記入力アドレス用
との違いは、エントリアドレステーブル５０では出力ア
ドレスを格納し、マイクロプログラム記憶回路５３では
出力用の演算プログラムを格納することであり、他の構
成の機能は入力アドレス用と同様である。

上記のようなく入力）アドレス発生装置を簡単に説明す
ると、ネクストアドレス生成回路５１において、命令１
分岐条件に従って入出力制御回路５４からの制御信号Ｌ
２０により、エントリアドレステーブル５０からのエン
トリアドレス信号（起動のアドレス信号）Ｌ２１．マイ
クロプログラムアドレスポインタ５２からのインクリメ
ントアドレス信号（アドレスがラッチされた信号）Ｌ２
２又はマイクロプログラム記憶回路５３からのジャンプ
アドレス信号（アドレスをジャンプさせる信号）Ｌ２３
の何れかが選択される。この選択された信号はマイクロ
プログラムアドレスポインタ５２によりラッチされ、マ
イクロプログラム記検回路５３に配憶されて演算回路５
５で演算処理がされ入力アドレスバッフ７５６に格納さ
れる。

そして、入力アドレスバラ７７５６よりアドレスバスに
生成した入力のアドレスを出力する。ここで入出力制御
回路５４は、マイクロプログラム配憶回路５３からの命
令コード信号し２４及び制御信号線を介してインターフ
ェース（図示せず）より入力する信号により制御信号Ｌ
２０を制御する。

そして、デスティネーションアドレスの場合においても
同様に処理される。すなわち、従来においては入力及び
出力のアドレスを独立に計算を行っている。

〔発明が解決しようとする課題〕

しかし、上記アドレス発生装置は、入力用と出力用とを
独立させていることから、アドレス発生の高速性を要し
ないシステムでは過剰機能となり、マイクロプログラム
制御を必要とするＩＩ雑なアドレス発生方式を実現する
必要のあるシステムではハードウェア―が膨大となり、
ＬＳＩ化が困２１　％場合があるという問題がある。

そこで、本発明は上記課題に鑑みなされたもので、入力
データをアクセスする入力アドレスと、変換データを格
納する出力アドレスの生成が複雑であっても、一つのマ
イクロプログラム制御により両アドレスを生成するアド
レス発生装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図に本発明の原理説明図を示す。第１図中、アドレ
ス発生装Ｍ１において、２は第１のネクストアドレス生
成回路であり、マイクロプログラムにおけるアドレスの
次アドレスを所定の条件に従って生成する。３は第２の
ネクストアドレス生成回路であり、入力及び出力の遷移
状態に応じて第１のネクストアドレス生成回路２の次ア
ドレス又は遷移後のマイクロプログラムのアドレスを決
定する。４は記憶部であり、第２のネクストアドレス生
成回路３により決定されたマイクロプログラムのアドレ
ス及び＊＊プログラムを格納する。５はバッファ部であ
り、配憶部４からのマイクロプログラムのアドレスを、
対象となるバラメータにより逐次演算し、該演算された
当該アドレスを格納する。６は入出力ｌ１ｌＩａ部であ
り、記憶部４における演算プログラムによる命令０分岐
条件及び入出力信号の条件に従って第１のネクストアド
レス生成回路２を制押し、及び、バッファ部５のバッフ
ァ空き状態に従って第２のネクストアドレス生成回路３
を制御する。

〔作用〕

第１図に示すように、本発明は第１のネクストアドレス
生成回路２とバッファ部５のバッファ空き状態に従って
次アドレスを決定する第２のネクストアドレス生成回路
を設け、入出力制御部６によりこれらを制御している。

そして、記憶部４とバラフッ部５とにより時分割に入力
アドレスと出力アドレスを生成している。この時、入力
アドレスを生成する場合は出力アドレスを生成する際の
マイクロプログラムアドレスを退避し、出力アドレスを
生成する場合は入力アドレスを生成する際のマイクロ７
０グラムアドレスを退避する。

これにより、入力アドレスと出力アドレスを−の制御に
より生成することが可能となり、入力用と出力用のアド
レス発生回路を別個に構成されることからハード量を削
減することができ、ＬＳＩ化が容易となる。

（実施例〕 第２図に本発明が適用される場合の構成図を示す。第２
図において、本発明のアドレス発生装置１は制御信号線
、アドレスバスであるバス７を介してデータ処理装置８
＾、マイクロプログラムを内蔵しているｔｅａ装置８Ｂ
及びインターフェース９と信号を送受しており、インタ
ーフェースは外部装置Ｉ（図示せず）と信号を送受する
。そして、例えばインターフェース９がアドレス発生装
置１１を制御１１１ｊる。

次に、第３図に本発明の一実施例の構成図を示す。第３
図中、アドレス発生装置１において、１０はエントリア
ドレステーブルであり、入力（ソース）アドレス及び出
力（デスティネーション）アドレスの最初のマイクロブ
ログラム起動アドレスを格納している。２は第１のネク
ストアドレス生成回路であり、マイクロプログラムにお
ける入力アドレス及び出力アドレスの次アドレスを入出
力制御部６の命令及び分岐条件によって生成する。

例えば、インクリメンタとＭＵＸ　（マルチプレクサ）
にて構成される。３は第２のネクストアドレス生成回路
であり、入力及び出力の遷移状態に応じて、第１のネク
ストアドレス生成回路１の次アドレス又は遷移後の入力
アドレス若しくは出力アドレスをバッファ部５のバッフ
ァ空き状態に従って次アドレスを決定する。例えば、入
力及び出力計算用マイクロプログラムアドレスを一時退
避しておくラッチを内蔵している。１１は記憶部４にお
けるアドレスポインタであり、第２のネクストアドレス
生成回路３により決定されたアドレスをラッチする。、
１２はマイクロプログラム記憶回路であり、入力アドレ
ス及び出力アドレスの演算プログラムが格納されている
。例えばＲＯＭ（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙｌ
、ｐ　Ｌ　Ａ　（Ｐｒｏｐｒａｉ＋＊ａｂｌｅ１　ｏｇ
ｉｃ　　Ａｒｒａｙ）　、ゲートの何れかにより構成さ
れる。１３はバッファ部５における演算回路であり、マ
イクロプログラム記憶回路１２がらの入力アドレス及び
出力アドレスをアルゴリズムに基づいて演算する。これ
には、演算対象となるバラメータが格納されているレジ
スタファイルが内蔵されている。１４はバッファ部５に
おける入力バッフ？であり、演算回路１３により演算さ
れた入力アドレスを逐次格納する。１５はバッファ部５
における出力バッフ？であり、演算回路１３により演算
された出力アドレスを逐次格納する。そして、６は入出
力ＩＩＩＩｔ１部であり、マイクロプログラム記憶回路
１２の演算プログラムによる命令１分岐状態及び制御信
号線からの入出力信号の条件に従って第１のネクストア
ドレス生成回路２を制即し、及び、人力バッフ？１４と
出力バッフ７１５のバッファ空き状態に従って第１及び
第２のネクストアドレス生成回路２．３を制御する。

次に、上記アドレス発生装置１の動作について説明する
。まず、第１のネクストアドレス生成回路２において、
入出力６１１部６からのＩＩＪ御信号Ｌ１により、エン
トリアドレステーブル１０からのエントリアドレス信号
（最初の起動時のアドレス）Ｌ２．アドレスポインタ１
１からのインクリメントアドレス信号（次アドレス信号
）［３又はマイクロプログラム配憶回路１２からのジャ
ンプアドレス信号（分岐命令の飛先指定信号）Ｌ４の何
れかを選択する。この場合、！１ＩＪＩＩ！信号し１は
、マイクロプログラム記憶回路１２の演算プログラムに
よる信号Ｌ５をデコードした信号による命令１分岐条件
の信号である。そこで、最初の起動時にはエントリアド
レステーブル１０からのエントリアドレス信号Ｌ２が選
択される。分岐命令でない場合若しくは分岐条件不成立
（マイクロプログラム記憶回路１２からの分岐されてい
ない旨の信号Ｌ５）の場合はインクリメントアドレス信
号Ｌ３が選択され、環アドレスに＋１のアドレスとされ
る。

また、無条件ジャンプ命令名しくは分岐条件成立の場合
はジャンプアドレス信号１４が選択される。

瞑上は入力アドレス又は出力アドレスの何れであっても
同様である。

つづいて、第２のネクストアドレス生成回路３では、マ
イクロプログラム記憶回路１２からの命令信号Ｌ５及び
制御信号線によるデータ処理装置８Ａ　（第２図）から
の制御信号により入力バッファ１４．出力バツフ７１５
のバッファ空き状態やマイクロプログラム遷移条件（入
力と出力との遷移）による入出力制御部６の制御信号Ｌ
６によって−のアドレスを決定する。決定は、入力、出
力のマイクロプログラムの遷移が発生しない場合には第
１のネクストアドレス生成回路２からの入力をそのまま
出力する。例えば、入力処理をしていた場合に、出力状
態へ遷移するときには退避されていたマイクロプログラ
ムの出力アドレスを選択すると共に、マイクロプログラ
ムの入力の次アドレスを退避する。出力状態から入力状
態に遷移する場合は逆の動作が行われる。すなわち、入
力、出力の遷移が行われると、入力バッファ１４又は出
力バッフ？１５のバッフ？空き状態によって一方のマイ
２０プログラムのアドレスを退避すると同時に、他方の
次アドレスを選択するものである。

この場合制御信号Ｌ５は、遷移条件がアドレス演算に数
＋ステップのマイクロプログラムを要する場合には一連
の演算が終了するまで入力、出力間の遷移を行わないた
めの信号であり、マイクロプログラム記憶回路５に格納
されているが、又はデータ処理装置８＾（第２図）に格
納されている。

但し遷移時のフィクロプログラム命令がジャンプ命令、
ＮＯＰ　（ノーオペレーション）命令、サブルーチンコ
ール命令であっても再遷移時には、続きの命令から処理
が維続される。

第２のネクストアドレス生成回路３で決定された入力又
は出力の次アドレスはアドレスポインタ１１にラッチさ
れ、マイクロプログラム記憶回路１２に記憶される。そ
して、該マイクロプログラム記憶回路１２の演篩制御仁
号］−７で演算回路１３により演算（後述する）されて
次入力アドレスは入力バッファ１４にラッチされ、次出
力アドレスは出力バッフ７１５にラッチされる。入カバ
ッ７７１４及び出力バッフ？１５の出力はバス７を介し
てインターフェース９（第２図）に出力される。

次に、第４図に第３図の具体的構成図を示す。

第４図において、第２のネクストアドレス生成回路３中
、１６は退避用入力アドレスラッチであり、遷移状態で
出力アドレスのときに入力アドレスを一時退避する。１
７は退避用出力アドレスラッチであり、遷移状態が入力
アドレスのときに出力アドレスを一時退避する。１８は
ネクストアドレスマルチプレクサであり、次アドレス（
後述する）を決定する。

また、アドレスポーインタ１１中、１９はＲＯＭアドレ
スポインタであり、ネクストアドレスマルチプレクサ１
８からの次アドレスをＲＯＭヘラッチする。２０はイン
クリメンタであり、マイクロプログラム命令が分岐命令
でない時に次アドレス（環アドレス＋１）を制御する。

２１はインクリメンタアドレスラッチであり、インクリ
メンタ２０からのインクリメントアドレスをラッチする
。

また、バッファ部５中、２２はタイミングラッチであり
、演算回路１３におけるアドレス演算のオペレーション
を所定り０ツク（φ１）とするためのものである。そし
て、演算回路１３中、２３はデュアルポートＲＡ　Ｍ　
（Ｒａｎｄｏｇ＋　Ａ　ｃｃｅｓｅＭ　ｅｍｏｒｙ）で
あり、アドレス演算用のバラメータが格納され、図示し
ないがインターフェース９（第２図）により制御される
。２４及び２５はタイミング調整用ラッチであり、一方
（例えば入力）のアドレス演算の際、２つのバラメータ
を同時にデュアルポートＲＡＭ２３から読出す。２６は
加算器であり、タイミング調整用ラッチ２４．２５から
のアドレスを加算する。２７はタイミング調整用ラッチ
であり、加算器２６からのアドレスを入力バッファ１４
又は出力バッフ７１５にバッファするタイミングを調整
する。そして、２８は入力アドレスドライバであり、２
９は出力アドレスドライバであって、アドレスバス等の
バス７（第２図）に出力する。

一方、入出力制御部６中、３０は入出力制御回路であり
、外部（第２図のデータ処理装置Ｂ、インターフェース
９）からの關御信号及びマイクロプログラム記憶回路１
２からのマイクロプログラムに従って入力、出力の遷移
状態を判断してネクストアドレスマルチプレクサ１８を
制御する。

３１は命令デコーダであり、マイクロ７０グラム命令（
Ｌ５）をデコードし、その結果と入出力制御回路３０か
らの制御により、第１のネクストアドレス生成回路２を
制御する。

まず、上記アドレス発生装置１はφ１及びφ２の二相ク
ロックで動作する。第２のネクストアドレス生成回路３
における退避用入力アドレスランチ１６及び退避用出力
アドレスラッチ１７は、第１のネクストアドレス生成回
路２により選択された入力アドレス又は出力アドレスを
ラッチして、入力又は出力のマイクロプログラムを途中
から継続して処理するためのもので、入出力制御回路３
０からのラッチ許可信号により、クロックφ１のタイミ
ングでラッチされる。そして、ネクストアドレスマルチ
プレクサ１８では入出力制御回路３０からの制御信号し
６により、第１のネクストアドレス生成回路２から現在
処理しているマイクロブ０グラムのカレントアドレス信
号Ｌ８、退避用入力アドレスラッチ１６からの入力処理
から出力処理へ遷移する時に退避した復帰入力アドレス
信号Ｌ９又は出力処理から入力処理へ遷移する時に退避
した復帰出力アドレスの信号Ｌ１０の何れかを選択し、
決定する。例えば、出力処理から入力処理へ遷移すると
きに復帰入力アドレスの信号Ｌ９が選択され、入力処理
から出力処理へ遷移するときに復帰出力アドレスの信号
［１０が選択される。

また、記憶部４では、マイクロプログラム記憶回路１２
をＲＯＭで構成した場合、同期式のＲＯＭでクロックφ
２の立上りで記憶されていた入力アドレス又は出力アド
レスを演算するための制御信号を順次出力する。このマ
イクロプログラム記憶回路１２から出力される演算制御
信号Ｌ７は、タイミングラッチ２２によりアドレス演幹
のオペレーションをりＯツクφ１とする。そして、演算
回路１３において、デュアルポートＲＡＭ２３が演算制
御信号（当該ＲＡＭのアドレスを含む）Ｌ７により、格
納されているアドレス演算用のバラメータでアドレスを
入力又は出力のタイミング調整用ラッチ２４．２５にク
ロックφ２のタイミングでラッチし、加算器２６で加算
する。続いて、タイミング調整用ラッチ２７にクロック
φ！でラッチされ、１ワードをそれぞれクロックφ２の
タイミングで１ワード長毎に入力バッフ？１４、出力バ
ッファ１５にラッチされる。すなわち、入出力制御回路
３０からラッチ許可信号が入力された任意の９き領域を
有する入力バッファ１４又は出力バッファ１５に該アド
レスを記憶する。これら配憶されたアドレスは、入力ア
ドレスドライバ２８又は出力アドレスドライバ２９によ
りアドレスバス（バス７）に出力する１、ドライブする
期１ａは制御信号Ｓ＋　、Ｓ２で制御され、信号Ｓ１は
外部（データｔ８３！’に置８又はインターフェース９
）から入出力制御１回路３０に入力された入力アドレス
のアドレス要求信号（ＳＡＲＱ）に対する応答信号（Ｓ
ＡＧＴ＞とクロックφ１との論理積である。また信号Ｓ
２は外部から入出力制御回路３０に入力された出力アド
レスのアドレス要求信号（ＤＡＲＱ）に対する出力アド
レスの応答信号（ＤＡＧＴ）とクロックφ１との論理積
である。

次に、第５図に第４図におけるアドレス発生装置１１の
タイミングチャートを示す。ここで、第４図における入
出力制御回路３０は外部（データ処理装置８、インター
フェース９等）の信号の送受を行うインターフェース（
図示せず）を有している。

入出力制御回路３０に起動信号がクロックφ１単位のパ
ルスでも１Ｒ門に入力されるとｔ２１！１間から動作が
開始される。また、入出力制御回路３０と外部とで送受
する信号に、５ＡＲＱ、５ＡＧＴ、ＤＡＲＱ及びＤＡＧ
Ｔ信号がある。５ＡＲＱ信号は演算済の入力アドレスが
存在することを示し、該外部に対してアドレスを出力す
る要求信号である。また、５ＡＧＴ信号は５ＡＲＱ信号
に対する応答信号であり、クロックφ１にて変化する１
クロツクのパルス信号である。すなわち、入出力制御回
路３０はＳ　Ａ　Ｇ　Ｔ信号がアサート（真）されると
、クロックφ１との論理積（Ｓ＋　）の期間中アドレス
バス（バス１６）に入力アドレスドライバ２８により入
力バッファ１４から入力アドレスをドライブする。また
、５ＡＲＱ信号は５ＡＧＴ信号がアサートされない限り
、アクティブ状態であり、５ＡＧＴ信号がアサートされ
ると次のクロックφ１でネゲート（虚）する。

一方、ＤＡＲＱ信号及びＤＡＧＴ信号は５ＡＲＱ信号及
び５ＡＧＴ信号に対応する出力用の信号であって、５Ａ
ＲＱ信号及び５ＡＧＴ信号とは互いに独立であり、一方
のタイミングが他方に影響を与えることはない。

そこで、、第６図に入力、出力間の遷移状態図を示し、
第５図のタイミングチャートと共に説明する。まず、マ
イクロプログラムの処理を一連のアドレス演田オペレー
ションに着目すると、入力。

出力間で、デュアルポートＲＡＭ２３のレジスタファイ
ルからタイミング調整用ラッチ２４．２５を経て加算器
２６までの転送動作をアダーインとし、加算器２６から
タイミング調整用ラッチ２７を経て入力バッフ？１４及
び出力バッフ？１５までの転送動作をアドレスバッファ
インとする４つの状態がある。これらの４状態はマイク
ロプログラム記憶回路１２からの制御信号Ｌ５であるＣ
Ｒ８ｖ信号及びＡＲＥＱ信号で入出力制御回路３０が１
１１８される。ここで、ＣＲ８Ｖは現在処理されている
マイクロプログラムが入力か出力かを決定する信号であ
り、「０」で入力（Ｓ）、ｒｌ、１で出力（Ｄ）の処理
となる。また、△ＲＥＱ信号はアドレス出力要求を示す
信号であり、上記アダイン動作とアドレスバッファイン
動作を区別する信号であって、ｒＯＪでアダーイン動作
、［１でアドレスバッファイン動作である。

このような状態遷移の条件は、入出力制御回路３ｏ内の
Ｒ−Ｓノリツブフロップ等かマイクロプログラム記憶回
路１２の制御Ｉ仁号Ｌ５で制御されて発生する５ＡＢＳ
Ｙ信号及びＤＡＢＳＹ信号によって決定される。これら
の信号は入力アドレスバッフ７１４及び出力アドレスバ
ッフ７１５の空き状態を示すもので、「０」で空き状態
、「１」で有効アドレスが当該バッファに存在する状態
をホす。

ここで、第５図及び第６図における各状態の遷移をＲ１
，Ｒ２，Ｎ１．Ｎ２．Ｃ１，Ｃ２，Ｗｌ。

Ｗ２とし、第５図中のステート遷移の記号はＲＯＭアド
レスポインタ１９での遷移を示したものである。この場
合、Ｗｌ、Ｗ２はウェイト状態を示しており、オーバー
ライドを防止するものである。

また、ｓ、３は入力（ソース）処理であり、ｄ、Ｄは出
力（デスティネーション）処理を示しており、第６図中
、「＊」の符号はドントケア−を示している。

１１時間に起動信号が入力されると次の１２時間でＡＭ
用比出力アドレスラッチ１フ最初の出力用のマイクロプ
ログラム開始アドレスが格納される。つづいて、ｔ３８
ｉｆｆｉで入力のマイクロプログラム開始アドレスがＲ
ＯＭアドレスポインタ１９にラッチされ、入力処理から
アドレス演算が開始される。演算はアダーイン動作とア
ドレスバッファイン動作の繰返しである。第５図中、偶
数番目の記号（ｓ、ｄ等）はアダーイン動作であり、奇
数番目の記号（ｓ＋１．ｄ＋１等）はアドレスバッファ
イン動作である。この場合、ＲＯＭアドレスポインタ１
９の示すアドレスと実際のアドレス演算オペレーション
は１クロツタずれており、並列動作を行っている。

ｔｌＩＪｍ（Ｃ２）で入力アドレスの演算が終了すると
、第６図の状態遷移に従って次のマイクロアドレスは退
避用出力アドレスラッチ１７が選択される。ｔ５時間で
同時に退避用入力アドレスラッチ１６に入力の次のアド
レス（Ｓ＋２）がラッチされ、１５時間（Ｎ２）、ｔ６
時間（Ｃ１）は出力処理となる。

５ＡＲＱ信号及びＤＡＲＱ信号は、マイクロプログラム
記憶回路１２からのＡＲＥＱ信号（制御信号［５）にて
アサートされ、各々のＳ　Ａ　Ｇ　’ｒ低信号びＤＡＧ
Ｔ信号でネゲーｉ〜される。第５図における状態遷移の
条件である５ＡＢＳＹ信号及びＤＡＢＳＹ信号はタイミ
ングは異なるが５ＡＲＱ信号及びＤＡＲＱ信号と同様な
信号要因で変化する。すなわち、セット条件であるＡＲ
ＥＱ信号はマイク０プ０グラム記憶回路１２へ予め登録
されているプログラムで発生するが、リセット条件であ
る５ＡＧＴ信号及びＤＡＧＴ信号は外部からの応答によ
り発生する。

そして、ｔ７時間（Ｎ１）以降は、５ＡＧＴ信号及びＤ
ＡＧＴ信号は、応答が若干遅れた場合のタイミングを示
しており、例えばＤＡＧＴの応答が遅れたことで入力ア
ドレスの演算が続行される（ｔ１２〜ｔ１７時）。

なお、上記実施例では、入力アドレスバッファ１４及び
出力アドレスバッフ？１５を１ワード長として説明した
が、ＦＩＦＯ（先入れ先出し）構造の多ワードバッフ？
構造とすることも可能である。この場合、第６図におけ
る状態遷移に自由度が増し、例えば入力装置を優先して
行う等の複雑な処理をも行うことが可能となる。また、
第４図においで、入力用と出力用とに対応する退避用ア
ドレスラッチ１６．１７を２つ設けたが、該ラッチを複
数個設けることにより時分割して処理を行う対象を増加
させることも可能である。

また、上２のようなアドレス発生装置は、本実施例に限
らず、データ処理装置、演輝処理装置等にも適用できる
ものである。

（発明の効果〕 以上のように本発明によれば、第２のネクストアドレス
生成回路により、バッファ部のバッファ空き状態に従っ
て入力及び出力の次アドレスを生成して時分割により処
理することにより、入力アドレスと出力アドレスを−の
制御により生成でき、ハード量を大幅に削減することが
できると共に、ＬＳＩ化を容易にすることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の適用構成図、 第３図は本発明の一実施例の構成図、 第４図は第３図における一興体例の構成図、第５図は第
４図にお番プるタイミングチャート、第６図は第４図に
おける状態遷移図、 第７図は従来のアドレス発生装置の構成図である。 図において、 １はアドレス発生装置、 ２は第１のネクストアドレス生成回路、３は第２のネク
ストアドレス生成回路、４は記ｆｆｉ部、 ５はバッフ７部 を示す。 本発明の原理説明図 第１図 本発明の適用構成図 第２図 本発明の一実施例の構成図 第 図

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムにおけるアドレスの次アドレスを所
   定の条件に従って生成する第１のネクストアドレス生成
   回路と、 入力及び出力の遷移状態に応じて該第１のネクストアド
   レス生成回路の次アドレス又は遷移後におけるマイクロ
   プログラムのアドレスを決定する第２のネクストアドレ
   ス生成回路と、 該第２のネクストアドレス生成回路により決定されたマ
   イクロプログラムのアドレス及び演算プログラムを格納
   する記憶部と、 該記憶部からのマイクロプログラムのアドレスを、対象
   となるバラメータにより逐次演算し、該演算された当該
   アドレスを格納するバッファ部と、前記記憶部における
   演算プログラムによる命令、分岐条件及び入出力信号の
   条件に従って第１のネクストアドレス生成回路を制御し
   、及び、該バッファ部のバッファ空き状態に従つて第２
   のネクストアドレス生成回路を制御する入出力制御部と
   、を有することを特徴とするアドレス発生装置。