JPH0332814B2 - - Google Patents
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- Publication number
- JPH0332814B2 JPH0332814B2 JP58049799A JP4979983A JPH0332814B2 JP H0332814 B2 JPH0332814 B2 JP H0332814B2 JP 58049799 A JP58049799 A JP 58049799A JP 4979983 A JP4979983 A JP 4979983A JP H0332814 B2 JPH0332814 B2 JP H0332814B2
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- address
- register
- instruction
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はマイクロプログラム制御式処理装置に
係り、特にマイクロプログラム上における分岐を
高速化するマイクロプログラム順序制御方式に関
す。
係り、特にマイクロプログラム上における分岐を
高速化するマイクロプログラム順序制御方式に関
す。
(b) 技術の背景
例えば蓄積プログラム制御方式電子交換機の中
央制御装置等においては、プログラムを構成する
各命令に対応してそれぞれマイクロプログラムを
制御メモリ内に記憶し、命令実行の際は、対応し
た前記マイクロプログラムを構成するマイクロ命
令を前記制御メモリから順序読出し、中央制御装
置内の論理回路等を制御するマイクロプログラム
制御方式が広く実用化されている。
央制御装置等においては、プログラムを構成する
各命令に対応してそれぞれマイクロプログラムを
制御メモリ内に記憶し、命令実行の際は、対応し
た前記マイクロプログラムを構成するマイクロ命
令を前記制御メモリから順序読出し、中央制御装
置内の論理回路等を制御するマイクロプログラム
制御方式が広く実用化されている。
(c) 従来技術と問題点
第１図は従来あるマイクロプログラム順序制御
方式の一例を示す図である。第１図において、マ
イクロ命令アドレス変換回路MACは、制御メモ
リCMに格納されているマイクロプログラムの先
頭アドレスａを最大256種類迄格納可能なメモリ
により構成されており、命令レジスタIRから入
力される実行対象命令の機能部ｆ（８ビツト）に
より指定されるアドレスに格納されている先頭ア
ドレスａを出力する。今命令レジスタIRに、当
該中央制御装置の実行対象命令が蓄積され、該命
令の機能部ｆ１がマイクロ命令アドレス変換回路
MACに入力されると、先頭アドレスａ１が出力
され、マイクロ命令アドレスレジスタCMARに
蓄積された後、制御メモリCMに入力される。制
御メモリCMは、前記実行対象命令に対応するマ
イクロプログラムの最初のマイクロ命令ｉ１をア
ドレスａ１から抽出し、マイクロ命令レジスタ
CMIRに蓄積する。該マイクロ命令ｉ１は、図示
されぬ論理回路等を制御する。マイクロ命令アド
レスレジスタCMARに蓄積されたアドレスａ１
は加算回路ICにより１が加算された後、再び制
御メモリCMに入力され、アドレスａ１＋１から
次のマイクロ命令ｉ２が読出される。該マイクロ
命令ｉ２は、アドレスａ２（≠ａ１＋１）に格納
されているマイクロ命令ｉ３に分岐する為にアド
レスａ２を含むマイクロ命令であり、論理回路等
の制御は行わない。マイクロ命令ｉ２がマイクロ
命令レジスタCMIRに蓄積されると、マイクロ命
令ｉ２に含まれるアドレスａ２がマイクロ命令ア
ドレスレジスタCMARに蓄積され、制御メモリ
CMに入力される。その結果制御メモリCMのア
ドレスａ２かマイクロ命令ｉ３が読出され、マイ
クロ命令レジスタCMIRに蓄積されて論理回路等
を制御する。
方式の一例を示す図である。第１図において、マ
イクロ命令アドレス変換回路MACは、制御メモ
リCMに格納されているマイクロプログラムの先
頭アドレスａを最大256種類迄格納可能なメモリ
により構成されており、命令レジスタIRから入
力される実行対象命令の機能部ｆ（８ビツト）に
より指定されるアドレスに格納されている先頭ア
ドレスａを出力する。今命令レジスタIRに、当
該中央制御装置の実行対象命令が蓄積され、該命
令の機能部ｆ１がマイクロ命令アドレス変換回路
MACに入力されると、先頭アドレスａ１が出力
され、マイクロ命令アドレスレジスタCMARに
蓄積された後、制御メモリCMに入力される。制
御メモリCMは、前記実行対象命令に対応するマ
イクロプログラムの最初のマイクロ命令ｉ１をア
ドレスａ１から抽出し、マイクロ命令レジスタ
CMIRに蓄積する。該マイクロ命令ｉ１は、図示
されぬ論理回路等を制御する。マイクロ命令アド
レスレジスタCMARに蓄積されたアドレスａ１
は加算回路ICにより１が加算された後、再び制
御メモリCMに入力され、アドレスａ１＋１から
次のマイクロ命令ｉ２が読出される。該マイクロ
命令ｉ２は、アドレスａ２（≠ａ１＋１）に格納
されているマイクロ命令ｉ３に分岐する為にアド
レスａ２を含むマイクロ命令であり、論理回路等
の制御は行わない。マイクロ命令ｉ２がマイクロ
命令レジスタCMIRに蓄積されると、マイクロ命
令ｉ２に含まれるアドレスａ２がマイクロ命令ア
ドレスレジスタCMARに蓄積され、制御メモリ
CMに入力される。その結果制御メモリCMのア
ドレスａ２かマイクロ命令ｉ３が読出され、マイ
クロ命令レジスタCMIRに蓄積されて論理回路等
を制御する。
以上の説明から明らかな如く、従来あるマイク
ロプログラム順序制御方式においては、アドレス
ａ１に格納されているマイクロ命令ｉ１を実行し
た後、アドレスａ２に格納されているマイクロ命
令ｉ３に分岐する為には、分岐用のマイクロ命令
ｉ２を経由する必要があり、当該中央制御装置等
の命令実行時間を遅延させる結果となる。
ロプログラム順序制御方式においては、アドレス
ａ１に格納されているマイクロ命令ｉ１を実行し
た後、アドレスａ２に格納されているマイクロ命
令ｉ３に分岐する為には、分岐用のマイクロ命令
ｉ２を経由する必要があり、当該中央制御装置等
の命令実行時間を遅延させる結果となる。
(d) 発明の目的
本発明の目的は、前述の如き従来あるマイクロ
プログラム順序制御方式の欠点を除去し、当該中
央制御装置の命令実行時間を遅延させること無く
マイクロプログラムを分岐させる手段を実現する
ことに在る。
プログラム順序制御方式の欠点を除去し、当該中
央制御装置の命令実行時間を遅延させること無く
マイクロプログラムを分岐させる手段を実現する
ことに在る。
(e) 発明の構成
この目的は本発明により機能部を有する実行対
象命令を格納する命令レジスタ、計数回路、マイ
クロ命令アドレス変換回路、マイクロ命令アドレ
スレジスタ、制御メモリ及びマイクロ命令レジス
タを有し、マイクロ命令アドレス変換回路は複数
の領域を有するメモリより構成され、それぞれは
マイクロプログラムの先頭アドレスを格納し、か
つ命令レジスタの機能部f1によつて各領域に格納
される先頭アドレスの１種類が対応し、各領域の
いづれかは計数回路の計数回路の出力で指定さ
れ、指定された領域の１個の先頭アドレスにもと
ずき、マイクロ命令アドレスレジスタを介し、制
御メモリより該アドレスに対応するマイクロ命令
が取り出され、マイクロ命令レジスタを介し所定
の制御が行なわれると共に、マイクロ命令に分岐
信号を有する場合、分岐信号はマイクロ命令レジ
スタを介し計数回路を所定数歩進し、その計数出
力と前記機能部f1によつて指定される領域からア
ドレスが出力され、このアドレスに対応するマイ
クロ命令が制御メモリより取り出されることを特
徴とするマイクロプログラム順序制御方式によつ
て達成される。
象命令を格納する命令レジスタ、計数回路、マイ
クロ命令アドレス変換回路、マイクロ命令アドレ
スレジスタ、制御メモリ及びマイクロ命令レジス
タを有し、マイクロ命令アドレス変換回路は複数
の領域を有するメモリより構成され、それぞれは
マイクロプログラムの先頭アドレスを格納し、か
つ命令レジスタの機能部f1によつて各領域に格納
される先頭アドレスの１種類が対応し、各領域の
いづれかは計数回路の計数回路の出力で指定さ
れ、指定された領域の１個の先頭アドレスにもと
ずき、マイクロ命令アドレスレジスタを介し、制
御メモリより該アドレスに対応するマイクロ命令
が取り出され、マイクロ命令レジスタを介し所定
の制御が行なわれると共に、マイクロ命令に分岐
信号を有する場合、分岐信号はマイクロ命令レジ
スタを介し計数回路を所定数歩進し、その計数出
力と前記機能部f1によつて指定される領域からア
ドレスが出力され、このアドレスに対応するマイ
クロ命令が制御メモリより取り出されることを特
徴とするマイクロプログラム順序制御方式によつ
て達成される。
(f) 発明の実施例
以下、本発明の一実施例を図面により説明す
る。第２図は本発明の一実施例によるマイクロプ
ログラム順序制御方式を示す図である。なお、全
図を通じて同一符号は同一対象物を示す。第２図
においては、マイクロ命令アドレス変換回路
MAC′は、それぞれ256種類のマイクロプログラ
ムの先頭アドレスａを格納可能な４組の領域Ｍ０
乃至Ｍ３を有するメモリから構成され、命令レジ
スタIRに蓄積される実行対象命令の機能部ｆに
対し、各領域Ｍ０乃至Ｍ３に格納される先頭アド
レスａがそれぞれ１種類宛対応するが、その中で
アドレスａを出力する領域Ｍ０乃至Ｍ３は、２ビ
ツトから成る計数回路MJCの計数出力ｃにより
指定される。命令レジスタIRに実行対象命令が
蓄積されると、計数回路MJCも初期設定される。
その結果計数出力ｃ（＝00）によりマイクロ命令
アドレス変換回路MAC′の領域Ｍ０が指定され、
命令レジスタIRから出力される機能部ｆ１によ
り領域Ｍ０内のアドレスａ１が出力され、マイク
ロ命令アドレスレジスタCMARを介して制御メ
モリCMに入力され、アドレスａ１からマイクロ
命令ｉ１′が抽出され、マイクロ命令レジスタ
CMIRに蓄積される。なおマイクロ命令ｉ１′は、
図示されぬ論理回路等の制御を行う以外に分岐信
号ｊ１を内蔵しており、マイクロ命令レジスタ
CMIRに蓄積された際に計数回路MJCに入力され
る。分岐信号ｊ１を受信した計数回路MJCはマ
イクロ命令ｉ１′がマイクロ命令レジスタCMIR
に蓄積された際の次のクロツクパルスで１歩進
し、計数出力ｃ（＝01）を出力する。その結果マ
イクロ命令アドレス変換回路MAC′の領域Ｍ１が
新たに指定され、該領域Ｍ１内の機能部ｆ１に対
応するアドレスａ２が出力され、マイクロ命令ア
ドレスレジスタCMARを介して制御メモリCMに
入力され、アドレスａ２からマイクロ命令ｉ２′
が抽出され、マイクロ命令レジスタCMIRに蓄積
される。以下同様にして更に分岐信号ｊ１を内蔵
するマイクロ命令i′が読出されると、計数回路
MJCは更に１歩進してマイクロ命令アドレス変
換回路MAC′の領域Ｍ２を指定し、機能部ｆ１に
対応するアドレスａ３が出力され、マイクロ命令
ｉ３′に分岐することが出来る。
る。第２図は本発明の一実施例によるマイクロプ
ログラム順序制御方式を示す図である。なお、全
図を通じて同一符号は同一対象物を示す。第２図
においては、マイクロ命令アドレス変換回路
MAC′は、それぞれ256種類のマイクロプログラ
ムの先頭アドレスａを格納可能な４組の領域Ｍ０
乃至Ｍ３を有するメモリから構成され、命令レジ
スタIRに蓄積される実行対象命令の機能部ｆに
対し、各領域Ｍ０乃至Ｍ３に格納される先頭アド
レスａがそれぞれ１種類宛対応するが、その中で
アドレスａを出力する領域Ｍ０乃至Ｍ３は、２ビ
ツトから成る計数回路MJCの計数出力ｃにより
指定される。命令レジスタIRに実行対象命令が
蓄積されると、計数回路MJCも初期設定される。
その結果計数出力ｃ（＝00）によりマイクロ命令
アドレス変換回路MAC′の領域Ｍ０が指定され、
命令レジスタIRから出力される機能部ｆ１によ
り領域Ｍ０内のアドレスａ１が出力され、マイク
ロ命令アドレスレジスタCMARを介して制御メ
モリCMに入力され、アドレスａ１からマイクロ
命令ｉ１′が抽出され、マイクロ命令レジスタ
CMIRに蓄積される。なおマイクロ命令ｉ１′は、
図示されぬ論理回路等の制御を行う以外に分岐信
号ｊ１を内蔵しており、マイクロ命令レジスタ
CMIRに蓄積された際に計数回路MJCに入力され
る。分岐信号ｊ１を受信した計数回路MJCはマ
イクロ命令ｉ１′がマイクロ命令レジスタCMIR
に蓄積された際の次のクロツクパルスで１歩進
し、計数出力ｃ（＝01）を出力する。その結果マ
イクロ命令アドレス変換回路MAC′の領域Ｍ１が
新たに指定され、該領域Ｍ１内の機能部ｆ１に対
応するアドレスａ２が出力され、マイクロ命令ア
ドレスレジスタCMARを介して制御メモリCMに
入力され、アドレスａ２からマイクロ命令ｉ２′
が抽出され、マイクロ命令レジスタCMIRに蓄積
される。以下同様にして更に分岐信号ｊ１を内蔵
するマイクロ命令i′が読出されると、計数回路
MJCは更に１歩進してマイクロ命令アドレス変
換回路MAC′の領域Ｍ２を指定し、機能部ｆ１に
対応するアドレスａ３が出力され、マイクロ命令
ｉ３′に分岐することが出来る。
以上の説明から明らかな如く、本発明によれ
ば、マイクロ命令アドレス変換回路MAC′は一つ
の実行対象命令（機能部ｆ）に対応して４種類の
アドレスａを記憶可能であり、制御メモリCMか
ら抽出されたマイクロ命令i′に含まれる分岐信号
ｊ１により歩進する計数回路MJCの計数出力ｃ
により指定されたものが出力される。従つてマイ
クロ命令レジスタCMIRに蓄積されたマイクロ命
令i′は所定の論理回路の制御を行い乍ら分岐信号
ｊ１を出力することにより、最大３個迄の分岐先
アドレスａ２等をマイクロ命令アドレス変換回路
MAC′から得ることが出来る。
ば、マイクロ命令アドレス変換回路MAC′は一つ
の実行対象命令（機能部ｆ）に対応して４種類の
アドレスａを記憶可能であり、制御メモリCMか
ら抽出されたマイクロ命令i′に含まれる分岐信号
ｊ１により歩進する計数回路MJCの計数出力ｃ
により指定されたものが出力される。従つてマイ
クロ命令レジスタCMIRに蓄積されたマイクロ命
令i′は所定の論理回路の制御を行い乍ら分岐信号
ｊ１を出力することにより、最大３個迄の分岐先
アドレスａ２等をマイクロ命令アドレス変換回路
MAC′から得ることが出来る。
なお、第２図はあく迄本発明の一実施例に過ぎ
ず、例えば分岐信号ｊ１は計数回路MJCを１宛
歩進させるものに限定されることは無く、計数回
路MJCの計数出力ｃを特定の値（例えば10）に
設定する分岐信号ｊ２を出力することによりマイ
クロ命令ｉ１′から直ちにマイクロ命令ｉ３に分
岐することも考慮されるが、かかる場合にも本発
明の効果は変わらない。また命令レジスタIRお
よび計数回路MJCのビツト数、マイクロ命令ア
ドレス変換回路MAC′の領域数および記憶容量は
図示されるものに限定されることは無く、他に幾
多の変形が考慮されるが、何れの場合にも本発明
の効果は変らない。更に本発明の対象は電子交換
機の中央制御装置に限定されぬことは言う迄も無
い。
ず、例えば分岐信号ｊ１は計数回路MJCを１宛
歩進させるものに限定されることは無く、計数回
路MJCの計数出力ｃを特定の値（例えば10）に
設定する分岐信号ｊ２を出力することによりマイ
クロ命令ｉ１′から直ちにマイクロ命令ｉ３に分
岐することも考慮されるが、かかる場合にも本発
明の効果は変わらない。また命令レジスタIRお
よび計数回路MJCのビツト数、マイクロ命令ア
ドレス変換回路MAC′の領域数および記憶容量は
図示されるものに限定されることは無く、他に幾
多の変形が考慮されるが、何れの場合にも本発明
の効果は変らない。更に本発明の対象は電子交換
機の中央制御装置に限定されぬことは言う迄も無
い。
(g) 発明の効果
以上、本発明によれば、前記マイクロプログラ
ム制御式処理装置において、分岐専用のマイクロ
命令を使用すること無くマイクロプログラムの分
岐が可能となり、当該処理装置の命令実行時間が
高速化される。
ム制御式処理装置において、分岐専用のマイクロ
命令を使用すること無くマイクロプログラムの分
岐が可能となり、当該処理装置の命令実行時間が
高速化される。
第１図は従来あるマイクロプログラム順序制御
方式の一例を示す図、第２図は本発明の一実施例
によるマイクロプログラム順序制御方式を示す図
である。 図において、CMは制御メモリ、CMARはマイ
クロ命令アドレスレジスタ、CMIRはマイクロ命
令レジスタ、ICは加算回路、IRは命令レジスタ、
Ｍ０乃至Ｍ３は領域、MACおよびMAC′はマイ
クロ命令アドレス変換回路、MJCは計数回路、
ａはアドレス、ｃは出力回路、ｆは機能部、ｉお
よびi′はマイクロ命令、ｊは分岐信号、を示す。
方式の一例を示す図、第２図は本発明の一実施例
によるマイクロプログラム順序制御方式を示す図
である。 図において、CMは制御メモリ、CMARはマイ
クロ命令アドレスレジスタ、CMIRはマイクロ命
令レジスタ、ICは加算回路、IRは命令レジスタ、
Ｍ０乃至Ｍ３は領域、MACおよびMAC′はマイ
クロ命令アドレス変換回路、MJCは計数回路、
ａはアドレス、ｃは出力回路、ｆは機能部、ｉお
よびi′はマイクロ命令、ｊは分岐信号、を示す。
Claims (1)
- １ 機能部を有する実行対象命令を格納する命令
レジスタ、計数回路、マイクロ命令アドレス変換
回路、マイクロ命令アドレスレジスタ、制御メモ
リ及びマイクロ命令レジスタを有し、マイクロ命
令アドレス変換回路は複数の領域を有するメモリ
より構成され、それぞれはマイクロプログラムの
先頭アドレスを格納し、かつ命令レジスタの機能
部f1によつて各領域に格納される先頭アドレスの
１種類が対応し、各領域のいづれかは計数回路の
出力で指定され、指定された領域の１個の先頭ア
ドレスにもとずき、マイクロ命令アドレスレジス
タを介し、制御メモリより該アドレスに対応する
マイクロ命令が取り出され、マイクロ命令レジス
タを介し所定の制御が行なわれると共に、マイク
ロ命令に分岐信号を有する場合、分岐信号はマイ
クロ命令レジスタを介し計数回路を所定数歩進
し、その計数出力と前記機能部f1によつて指定さ
れる領域からアドレスが出力され、このアドレス
に対応するマイクロ命令が制御メモリより取り出
されることを特徴とするマイクロプログラム順序
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979983A JPS59174947A (ja) | 1983-03-25 | 1983-03-25 | マイクロプログラム順序制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979983A JPS59174947A (ja) | 1983-03-25 | 1983-03-25 | マイクロプログラム順序制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59174947A JPS59174947A (ja) | 1984-10-03 |
| JPH0332814B2 true JPH0332814B2 (ja) | 1991-05-14 |
Family
ID=12841188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4979983A Granted JPS59174947A (ja) | 1983-03-25 | 1983-03-25 | マイクロプログラム順序制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59174947A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500802B2 (ja) * | 1985-08-09 | 1996-05-29 | 株式会社 日立製作所 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113541A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS6051738B2 (ja) * | 1978-09-08 | 1985-11-15 | 富士通株式会社 | マイクロプログラム制御方式 |
| JPS57753A (en) * | 1980-06-02 | 1982-01-05 | Hitachi Ltd | Microprogram controller |
| JPS57199046A (en) * | 1981-06-03 | 1982-12-06 | Mitsubishi Electric Corp | Microprogram controlling method |
-
1983
- 1983-03-25 JP JP4979983A patent/JPS59174947A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59174947A (ja) | 1984-10-03 |
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