JPH03234122A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH03234122A JPH03234122A JP2029059A JP2905990A JPH03234122A JP H03234122 A JPH03234122 A JP H03234122A JP 2029059 A JP2029059 A JP 2029059A JP 2905990 A JP2905990 A JP 2905990A JP H03234122 A JPH03234122 A JP H03234122A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage controlled
- controlled oscillator
- loop filter
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えば、ＣＤプレーヤ等に用いられるＰＬ
Ｌ回路に関する。
Ｌ回路に関する。
「従来の技術」
ＣＤプレーヤにおいては、Ｅ Ｆ Ｍ （Ｅｉｇｈｔ
Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）信号に同期
した信号を生成する必要があり、第２図はこの場合に用
いられるＰＬＬ回路の一例を示すブロック図である。こ
の図において、■はリング発振回路によって構成される
ＶＣＯ（電圧制御発振器）であり、入力信号に応じた周
波数の発振信号を出力する。２ ａ、 ２ ｂは入力さ
れる信号の波形を整形して出力するバッファ、２ｃは入
力される信号の周波数を１／４に分周して出力する分周
器である。３は位相比較器であり、端子Ａに入力される
信号と、端子Ｂに入力されるＥＰＭ信号とを比較し、端
子０から位相差信号を出力する。４は位相差信号から高
調波成分とノイズ成分とを除去するループフィルタであ
る。Ｒはバイアスを調整する可変抵抗である。
Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）信号に同期
した信号を生成する必要があり、第２図はこの場合に用
いられるＰＬＬ回路の一例を示すブロック図である。こ
の図において、■はリング発振回路によって構成される
ＶＣＯ（電圧制御発振器）であり、入力信号に応じた周
波数の発振信号を出力する。２ ａ、 ２ ｂは入力さ
れる信号の波形を整形して出力するバッファ、２ｃは入
力される信号の周波数を１／４に分周して出力する分周
器である。３は位相比較器であり、端子Ａに入力される
信号と、端子Ｂに入力されるＥＰＭ信号とを比較し、端
子０から位相差信号を出力する。４は位相差信号から高
調波成分とノイズ成分とを除去するループフィルタであ
る。Ｒはバイアスを調整する可変抵抗である。
上記構成によれば、回路要素Ｉ〜４によって構成される
フェイズロックドループがＥＦＭ信号にロックしている
場合、位相差比較器３の端子Ａに人力される信号は、Ｅ
ＦＭ信号と同一で、ＳＮ比か改善されたものになる。
フェイズロックドループがＥＦＭ信号にロックしている
場合、位相差比較器３の端子Ａに人力される信号は、Ｅ
ＦＭ信号と同一で、ＳＮ比か改善されたものになる。
「発明か解決しようとする課題Ｊ
ところで、上述したＰＬＬ回路がＬ Ｓ Ｉ化されると
、ＶＣＯ−１を構成する各Ｆ Ｅ Ｔ （Ｎ界効果トラ
ンジスタ）に特性のばらつきが生してしまう。
、ＶＣＯ−１を構成する各Ｆ Ｅ Ｔ （Ｎ界効果トラ
ンジスタ）に特性のばらつきが生してしまう。
このため、ｖＣＯ・１に設けられているバイアス入力端
子から各ＰチャンネルＦＥＴに供給されるゲート電圧を
調整するか、または、可変抵抗Ｒにより各Ｎヂャンネル
ＰＥＴに供給されるゲート電圧を調整することによって
ＶＣｏ・１のフリーラン周波数（自走周波数）を４．３
２１８ＭＨｚに設定しなければならず、しかもこの調整
は微細で難しいという問題がある。
子から各ＰチャンネルＦＥＴに供給されるゲート電圧を
調整するか、または、可変抵抗Ｒにより各Ｎヂャンネル
ＰＥＴに供給されるゲート電圧を調整することによって
ＶＣｏ・１のフリーラン周波数（自走周波数）を４．３
２１８ＭＨｚに設定しなければならず、しかもこの調整
は微細で難しいという問題がある。
この発明は上述した事情に鑑みてなされたもので、上述
した調整が不要なＰＬＬ回路を提供することを目的とし
ている。
した調整が不要なＰＬＬ回路を提供することを目的とし
ている。
「課題を解決するための手段」
この発明は、基準周波数信号を出力する手段と、電圧制
御発振器の出力信号と前記基準周波数信号とを比較し、
第２の位相差信号を出力する第２の位相比較器と、前記
第２の位相差信号の直流成分を前記電圧制御発振器へ出
力する第２のループフィルタとを具備し、前記第２のル
ープフィルタの出力信号によって前記電圧制御発振器の
自走周波数が制御されることを特徴としている。
御発振器の出力信号と前記基準周波数信号とを比較し、
第２の位相差信号を出力する第２の位相比較器と、前記
第２の位相差信号の直流成分を前記電圧制御発振器へ出
力する第２のループフィルタとを具備し、前記第２のル
ープフィルタの出力信号によって前記電圧制御発振器の
自走周波数が制御されることを特徴としている。
「作用」
この発明によれば、第２のループフィルタから出力され
る信号が電圧制御発振器の自走周波数を基準周波数信号
と同一？こなるように制御する。これ７こより、電圧制
御発振器における自走周波数の調整が不要になる。
る信号が電圧制御発振器の自走周波数を基準周波数信号
と同一？こなるように制御する。これ７こより、電圧制
御発振器における自走周波数の調整が不要になる。
「実施例」
以下、図面を参照してこの発明の一実施例について説明
する。第１図はこの発明の一実施例であるＰＬＬ回路の
構成を示すブロック図である。この図において、第２図
の各部に対応する部分には同一の番号を付け、その説明
を省略する。
する。第１図はこの発明の一実施例であるＰＬＬ回路の
構成を示すブロック図である。この図において、第２図
の各部に対応する部分には同一の番号を付け、その説明
を省略する。
第１図において、３′は位相比較器、４′は入力される
信号の直流成分のみを出力するループフィルタである。
信号の直流成分のみを出力するループフィルタである。
このループフィルタ４′の出力信号は、負荷抵抗Ｒ゛を
介してＶＣＯ−１に入力されるようになっている。５は
水晶発振子等で構成され、４．．３２１８ＭＨｚの信号
を出力する発振器である。６は入力される信号の周波数
をｌ／Ｎに分周して出力する分周器である。このように
、回路要素１．２ａ、２ｂ、２ｃ、３．４によりＥＦＭ
信号にロックするフェイズロックドループが構成され、
一方、回路要素１．２ａ、２ｂ、２ｃ、３′、４’、６
により発振器５の出力信号（４、３２１８ＭＨｚ）を１
／４Ｎ分周した信号にロックするフェイズロックドルー
プが構成されている。
介してＶＣＯ−１に入力されるようになっている。５は
水晶発振子等で構成され、４．．３２１８ＭＨｚの信号
を出力する発振器である。６は入力される信号の周波数
をｌ／Ｎに分周して出力する分周器である。このように
、回路要素１．２ａ、２ｂ、２ｃ、３．４によりＥＦＭ
信号にロックするフェイズロックドループが構成され、
一方、回路要素１．２ａ、２ｂ、２ｃ、３′、４’、６
により発振器５の出力信号（４、３２１８ＭＨｚ）を１
／４Ｎ分周した信号にロックするフェイズロックドルー
プが構成されている。
このような構成において、まず、位相比較器３にＥＦＭ
信号が入力されていない場合には、ｖＣｏ・１と発振器
５とから出力される信号が、それぞれ分周器２ｃ、６に
より同数の分周が施されて位相比較器３゛に入力される
。そして、位相比較器３′ではこれら信号を比較し、位
相差信号を出力する。次に、この位相差信号を受けたル
ープフィルタ４°は該信号の直流成分のみを負荷抵抗Ｒ
を介してＶＣＯ−１へ出力する。これにより、回路要素
１．２ａ、２ｂ、２ｃ、３°、４’、６から構成される
フェイズロックドループが発振器５の出力信号（４３２
］８ＭＨｚ）を１／４Ｎ分周した信号にロックするよう
に動作するから、ｖＣｏ・１は自走周波数が４．３２１
８ＭＨｚになるよう制御される。
信号が入力されていない場合には、ｖＣｏ・１と発振器
５とから出力される信号が、それぞれ分周器２ｃ、６に
より同数の分周が施されて位相比較器３゛に入力される
。そして、位相比較器３′ではこれら信号を比較し、位
相差信号を出力する。次に、この位相差信号を受けたル
ープフィルタ４°は該信号の直流成分のみを負荷抵抗Ｒ
を介してＶＣＯ−１へ出力する。これにより、回路要素
１．２ａ、２ｂ、２ｃ、３°、４’、６から構成される
フェイズロックドループが発振器５の出力信号（４３２
］８ＭＨｚ）を１／４Ｎ分周した信号にロックするよう
に動作するから、ｖＣｏ・１は自走周波数が４．３２１
８ＭＨｚになるよう制御される。
この結果、ＶＣＯ・１の自走周波数を調整する作業が不
要になる。
要になる。
一方、位相比較器３にＥＰＭ信号が入力される場合、す
なわち、ＣＤが動作する場合には、回路要素１．２ａ、
２ｂ、２ｃ、３．４から構成されるフェイズロックドル
ープかＥＰＭ信号にロックするから、ＥＦＭ信号と同一
でＳＮ比が改善された信号が得られる。
なわち、ＣＤが動作する場合には、回路要素１．２ａ、
２ｂ、２ｃ、３．４から構成されるフェイズロックドル
ープかＥＰＭ信号にロックするから、ＥＦＭ信号と同一
でＳＮ比が改善された信号が得られる。
「発明の効果」
以上説明したように、この発明？こよれば、第２のルー
プフィルタから出力される信号が電圧制御発振器の自走
周波数を基準周波数信号と同一になるように制御するか
ら、調整が不要になる。
プフィルタから出力される信号が電圧制御発振器の自走
周波数を基準周波数信号と同一になるように制御するか
ら、調整が不要になる。
第１図はこの発明の一実施例によるＰＬＬ回路の構成を
示すブロック図、第２図は従来のＰＬＬ回路の一例を示
すブロック図である。 ・・・・位相比較器、 ５ ・・発振器。 ４′ ・・・・ループフィルタ、
示すブロック図、第２図は従来のＰＬＬ回路の一例を示
すブロック図である。 ・・・・位相比較器、 ５ ・・発振器。 ４′ ・・・・ループフィルタ、
Claims (1)
- 【特許請求の範囲】 入力信号に応じた周波数の発振信号を出力する電圧制御
発振器と、前記発振信号と外部から供給される信号とを
比較し、第１の位相差信号を出力する第１の位相比較器
と、前記第１の位相差信号から高調波成分とノイズ成分
とを除去して前記電圧制御発振器へ出力する第１のルー
プフィルタとから構成されるＰＬＬ回路において、 基準周波数信号を出力する手段と、前記電圧制御発振器
の出力信号と前記基準周波数信号とを比較し、第２の位
相差信号を出力する第２の位相比較器と、前記第２の位
相差信号の直流成分を前記電圧制御発振器へ出力する第
２のループフィルタとを具備し、前記第２のループフィ
ルタの出力信号によって前記電圧制御発振器の自走周波
数を制御することを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029059A JPH03234122A (ja) | 1990-02-08 | 1990-02-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029059A JPH03234122A (ja) | 1990-02-08 | 1990-02-08 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03234122A true JPH03234122A (ja) | 1991-10-18 |
Family
ID=12265796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029059A Pending JPH03234122A (ja) | 1990-02-08 | 1990-02-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03234122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170176A (ja) * | 1993-09-29 | 1995-07-04 | Sgs Thomson Microelectron Ltd | Ｐｌｌ回路の同調周波数をセットアップする装置およびその方法 |
-
1990
- 1990-02-08 JP JP2029059A patent/JPH03234122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170176A (ja) * | 1993-09-29 | 1995-07-04 | Sgs Thomson Microelectron Ltd | Ｐｌｌ回路の同調周波数をセットアップする装置およびその方法 |
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