JPH03236284A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03236284A JPH03236284A JP2033465A JP3346590A JPH03236284A JP H03236284 A JPH03236284 A JP H03236284A JP 2033465 A JP2033465 A JP 2033465A JP 3346590 A JP3346590 A JP 3346590A JP H03236284 A JPH03236284 A JP H03236284A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- guard ring
- region
- ring region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に耐圧を高めるためのガー
ドリング領域を備えた半導体装置に関する。
ドリング領域を備えた半導体装置に関する。
プレーナ型半導体装置では、実動作領域にある主ｐｎ接
合のブレークダウン電圧値は、ｐｎ接合用不純物拡散層
の拡散深さが深いほど高くなり、高耐圧化が図れること
になる。ただ、拡散深さを深くする場合には、長時間の
高温熱処理が必要である。この長時間の高温熱処理は、
製造コストの上昇や得られる装置の特性不良を誘発する
という問題がある。
合のブレークダウン電圧値は、ｐｎ接合用不純物拡散層
の拡散深さが深いほど高くなり、高耐圧化が図れること
になる。ただ、拡散深さを深くする場合には、長時間の
高温熱処理が必要である。この長時間の高温熱処理は、
製造コストの上昇や得られる装置の特性不良を誘発する
という問題がある。
そのため、通常、プレーナ型半導体装置では、第７図に
みるように、半導体基板５０の実動作領域５１の側方に
所謂ガードリング領域５２を設けて高耐圧化するように
している。
みるように、半導体基板５０の実動作領域５１の側方に
所謂ガードリング領域５２を設けて高耐圧化するように
している。
ガードリング領域５２による高耐圧化は、実動作領域５
１の主ｐｎ接合にかかる電圧ＶＲにより、主ｐｎ接合か
ら伸びる空乏層が、電気的にフローティング状態にある
ガードリング領域５２に沿って拡げられることでなされ
る。各ガードリング領域５２に誘起される電圧ＶＧ’、
ＶＧ”、ＶＧｌ、ＶＧ’ （ＶＧ’＜ ＶＧ”＜ ＶＧ
’＜ ＶＧ’＜ ＶＲ）と、各ガードリング領域５２の
接合にかかる電圧ＶＲ−ＶＧ’、ＶＲ−ＶＧ”、ＶＲ−
ＶＧ”、 ＶＲ−ＶＧ’ （ＶＲ−ＶＧｌ＞ＶＲ−ＶＧ
”＞ＶＲ−ＶＧ”＞ＶＲ−ＶＧ’）は、第７図に示す通
りであり、主ｐｎ接合に印加される最大電圧ＶＲより漸
次低下させるようにすることで高耐圧化が図られている
のである。
１の主ｐｎ接合にかかる電圧ＶＲにより、主ｐｎ接合か
ら伸びる空乏層が、電気的にフローティング状態にある
ガードリング領域５２に沿って拡げられることでなされ
る。各ガードリング領域５２に誘起される電圧ＶＧ’、
ＶＧ”、ＶＧｌ、ＶＧ’ （ＶＧ’＜ ＶＧ”＜ ＶＧ
’＜ ＶＧ’＜ ＶＲ）と、各ガードリング領域５２の
接合にかかる電圧ＶＲ−ＶＧ’、ＶＲ−ＶＧ”、ＶＲ−
ＶＧ”、 ＶＲ−ＶＧ’ （ＶＲ−ＶＧｌ＞ＶＲ−ＶＧ
”＞ＶＲ−ＶＧ”＞ＶＲ−ＶＧ’）は、第７図に示す通
りであり、主ｐｎ接合に印加される最大電圧ＶＲより漸
次低下させるようにすることで高耐圧化が図られている
のである。
半導体基板の比抵抗を勘案して、適当な間隔でガードリ
ング領域５２を配置し、空乏層が連続するようにした場
合、最外のガードリング領域の逆方向耐圧が、半導体装
置の耐圧を支配することになる。そのため、従来、最外
に位置するガードリング領域を深く形成することで十分
な耐圧をもたせるようにしている。
ング領域５２を配置し、空乏層が連続するようにした場
合、最外のガードリング領域の逆方向耐圧が、半導体装
置の耐圧を支配することになる。そのため、従来、最外
に位置するガードリング領域を深く形成することで十分
な耐圧をもたせるようにしている。
しかしながら、深いガードリング領域を形成する際、長
時間の高温熱処理が必要となるため、製造コストのアッ
プや特性低下の問題が生ずる。
時間の高温熱処理が必要となるため、製造コストのアッ
プや特性低下の問題が生ずる。
この発明は、上記の事情に鑑み、深いガードリング領域
を必要としない構成の高耐圧半導体装置を提供すること
を課題とする。
を必要としない構成の高耐圧半導体装置を提供すること
を課題とする。
〔課題を解決するための手段〕
上記課題を解決するため、この発明にかかる半導体装置
では、半導体基板に形成された実動作領域の側方のガー
ドリング領域形成域部分の絶縁膜と半導体基板との間の
界面準位を約５Ｘ１０”ｃ＋ｅｉ以下とするようにして
いる。
では、半導体基板に形成された実動作領域の側方のガー
ドリング領域形成域部分の絶縁膜と半導体基板との間の
界面準位を約５Ｘ１０”ｃ＋ｅｉ以下とするようにして
いる。
絶縁膜と半導体基板との間の界面準位を約５×１０”ｅ
ｌｌ″″２以下とする構成としては、具体的には、つぎ
のようなものが挙げられる。
ｌｌ″″２以下とする構成としては、具体的には、つぎ
のようなものが挙げられる。
すなわち、半導体基板として、絶縁膜が設けられる基板
表面が（１００）面である半導体基板（例えば、シリコ
ン基板）であって、絶縁膜が１ｎ以上（通常１〜２１程
度）の熱酸化膜（例えば、ＳｉＯ□膜）とした構成が挙
げられる。
表面が（１００）面である半導体基板（例えば、シリコ
ン基板）であって、絶縁膜が１ｎ以上（通常１〜２１程
度）の熱酸化膜（例えば、ＳｉＯ□膜）とした構成が挙
げられる。
半導体基板の比抵抗が高い場合、外界の影響を受は易い
ので、熱酸化膜はＩい方がよい。しかしながら、厚い熱
酸化膜を形成すると、半導体基板内に欠陥を誘発しやす
く、また、熱酸化膜の厚み増大に伴う応力増加により特
性不良を誘発するという問題がある。しかしながら、基
板表面が（１００）面である半導体基板を用いた場合、
πい熱酸化膜でも上記不都合を起こさずに半導体装置が
外界の影響を軽減させられることを見出したのである。
ので、熱酸化膜はＩい方がよい。しかしながら、厚い熱
酸化膜を形成すると、半導体基板内に欠陥を誘発しやす
く、また、熱酸化膜の厚み増大に伴う応力増加により特
性不良を誘発するという問題がある。しかしながら、基
板表面が（１００）面である半導体基板を用いた場合、
πい熱酸化膜でも上記不都合を起こさずに半導体装置が
外界の影響を軽減させられることを見出したのである。
このように、厚い熱酸化膜で界面準位を約５ Ｘ Ｉ
Ｑ ”ｃｍ−”以下とできる構成は非常に有用である。
Ｑ ”ｃｍ−”以下とできる構成は非常に有用である。
ちなみに、例えば、基板表面が（１１１）面である半導
体基板だと、界面準位が適切な値にならない。
体基板だと、界面準位が適切な値にならない。
また、半導体装置の種類は、ダイオード、トランジスタ
、サイリスタなどが挙げられる。
、サイリスタなどが挙げられる。
半導体装置においては、通常、第６図にみるように、高
耐圧化に強く影響を及ぼすのは空乏層４０のｗ４４０’
部分とされているのであるが、特に半導体基板４１が高
耐圧化に通した比抵抗の高いものである場合には、空乏
層４０が絶縁膜４２・半導体基板４１の界面に達する端
４０″が支配的になる。
耐圧化に強く影響を及ぼすのは空乏層４０のｗ４４０’
部分とされているのであるが、特に半導体基板４１が高
耐圧化に通した比抵抗の高いものである場合には、空乏
層４０が絶縁膜４２・半導体基板４１の界面に達する端
４０″が支配的になる。
この発明の半導体装置のように、ガードリング領域形成
域部分の絶縁膜と半導体基板との間の界面準位が約５
Ｘ １０ ”ｃｍ−”以下であると、１１４０″での破
壊が生じ難くなり、ガードリング領域の不純物拡散深さ
が深（なくとも、高耐圧化が図れるようになるものと考
えられる。
域部分の絶縁膜と半導体基板との間の界面準位が約５
Ｘ １０ ”ｃｍ−”以下であると、１１４０″での破
壊が生じ難くなり、ガードリング領域の不純物拡散深さ
が深（なくとも、高耐圧化が図れるようになるものと考
えられる。
続いて、この発明を、具体的な各種のプレーナ型半導体
装置の例に従って詳しく説明する。勿論、この発明は下
記の実施例に堰らない。
装置の例に従って詳しく説明する。勿論、この発明は下
記の実施例に堰らない。
一実施例１
実施例１では、半導体装置はｐｎ接合構成のダイオード
である。第１図は、実施例１のダイオードの概略構成を
あられす。
である。第１図は、実施例１のダイオードの概略構成を
あられす。
ダイオード１は、半導体基板２の中央に実動作領域Ａが
あって、ここにｐＮ３．１層４からなる主ｐｎ接合が形
成されている。そして、実動作領域Ａの側方には基板と
は逆導電型のガードリング領域５・・・が設けられてい
るとともにガードリング領域５形成域部分は熱酸化膜（
絶縁ｌ１ｌ） ６で覆われている。なお、７は空乏層で
あり、８．９は電極である。
あって、ここにｐＮ３．１層４からなる主ｐｎ接合が形
成されている。そして、実動作領域Ａの側方には基板と
は逆導電型のガードリング領域５・・・が設けられてい
るとともにガードリング領域５形成域部分は熱酸化膜（
絶縁ｌ１ｌ） ６で覆われている。なお、７は空乏層で
あり、８．９は電極である。
半導体基板２としては、基板表面が（１００）面のシリ
コン基板が用いられ、熱酸化膜６の厚みは１〜２ｎの範
囲である。
コン基板が用いられ、熱酸化膜６の厚みは１〜２ｎの範
囲である。
勿論、このダイオード１では絶縁膜６と半導体基板２と
の間の界面準位は約５ Ｘ １０ ”ａｎ−”以下であ
る。そのため、第２図にみるように、空乏層７の１ｆｉ
７’が従来の端７″よりも外側にくるようになり、従来
よりも破壊が起こり難くなっているものと推察される。
の間の界面準位は約５ Ｘ １０ ”ａｎ−”以下であ
る。そのため、第２図にみるように、空乏層７の１ｆｉ
７’が従来の端７″よりも外側にくるようになり、従来
よりも破壊が起こり難くなっているものと推察される。
なお、界面準位は、例えば、つぎのようにして知ること
ができる。半導体基板を一方の電極にし、絶縁膜の上に
他方の電極を設け、両電極間に電圧信号を印加した時の
波形変化により、この時の容量Ｃと電圧■の積を求め、
ＣＶ／Ｑ （クーロン量）を算出することで、界面準位
が求められる。
ができる。半導体基板を一方の電極にし、絶縁膜の上に
他方の電極を設け、両電極間に電圧信号を印加した時の
波形変化により、この時の容量Ｃと電圧■の積を求め、
ＣＶ／Ｑ （クーロン量）を算出することで、界面準位
が求められる。
ガードリング領域５の深さが９１である場合について、
界面準位と耐電圧の関係をみると、第３図にみるように
、界面準位が５ Ｘ Ｉ Ｑ ”ａｍ−”以下だと３０
０Ｖ以上の耐電圧があり、界面準位が下がると耐電圧が
さらに４００■を越え５００ｖ近くまで上がる。熱酸化
膜６の上にＣＶＤ酸化膜を１ｐ前後積んだ場合も耐圧に
特に影響のないことも確認した。また、実施例１のダイ
オードの場合、熱酸化膜の厚みが厚くなるに従って界面
準位が下がり耐圧が向上する傾向を示した。
界面準位と耐電圧の関係をみると、第３図にみるように
、界面準位が５ Ｘ Ｉ Ｑ ”ａｍ−”以下だと３０
０Ｖ以上の耐電圧があり、界面準位が下がると耐電圧が
さらに４００■を越え５００ｖ近くまで上がる。熱酸化
膜６の上にＣＶＤ酸化膜を１ｐ前後積んだ場合も耐圧に
特に影響のないことも確認した。また、実施例１のダイ
オードの場合、熱酸化膜の厚みが厚くなるに従って界面
準位が下がり耐圧が向上する傾向を示した。
比較例用に、半導体基板として基板表面が（１１１）面
であり熱酸化膜の厚みを約０．８μとした他は、実施例
１と同様のダイオードを作製して調べたところ、界面準
位は、５ Ｘ Ｉ Ｑ ”ｃｍ−”を越えており、耐電
圧は３００Ｖを相当に下回っていた。熱酸化膜の上にＣ
ＶＤ酸化膜を積層すると耐圧はさらに下がった。なお、
基板表面が（ＩＬＩ）面である半導体基板を使ったもの
では、界面準位が５ ｘ ｌ Ｑ ”ｃｍ−”以下とな
ったものはなかった。
であり熱酸化膜の厚みを約０．８μとした他は、実施例
１と同様のダイオードを作製して調べたところ、界面準
位は、５ Ｘ Ｉ Ｑ ”ｃｍ−”を越えており、耐電
圧は３００Ｖを相当に下回っていた。熱酸化膜の上にＣ
ＶＤ酸化膜を積層すると耐圧はさらに下がった。なお、
基板表面が（ＩＬＩ）面である半導体基板を使ったもの
では、界面準位が５ ｘ ｌ Ｑ ”ｃｍ−”以下とな
ったものはなかった。
比較例の場合には、逆に、熱酸化膜の厚みが厚くなるに
従って界面準位が上がり耐圧が低下していくことも分か
った。
従って界面準位が上がり耐圧が低下していくことも分か
った。
実施例２一
実施例２では、半導体装置は表面ゲート型静電誘導サイ
リスタである。第４図は、実施例２の静電誘導サイリス
クの概略構成をあられす。
リスタである。第４図は、実施例２の静電誘導サイリス
クの概略構成をあられす。
静電誘導サイリスタ１１は、半導体基板１２の中央に実
動作領域Ａがある。半導体基板１２の表面部分にはゲー
ト領域１３とカソード領域１４が、ゲート領域１３がカ
ソード領域１４を挟むようにそれぞれ形成されていると
ともに、半導体基板１２裏面にアノード領域１５が形成
されている。
動作領域Ａがある。半導体基板１２の表面部分にはゲー
ト領域１３とカソード領域１４が、ゲート領域１３がカ
ソード領域１４を挟むようにそれぞれ形成されていると
ともに、半導体基板１２裏面にアノード領域１５が形成
されている。
カソード領域１４とアノード領域１５０間には高比抵抗
領域からなるベース領域１６が形成されている。１３′
はゲート電極、１４′はカソード電極、１５′はアノー
ド電極である。
領域からなるベース領域１６が形成されている。１３′
はゲート電極、１４′はカソード電極、１５′はアノー
ド電極である。
そして、実動作領域Ａの側方には基板とは逆導電型のガ
ードリング領域２１・・・が設けられているとともにガ
ードリング領域２１形成域部分は熱酸化膜（絶縁膜）２
２で覆われている。
ードリング領域２１・・・が設けられているとともにガ
ードリング領域２１形成域部分は熱酸化膜（絶縁膜）２
２で覆われている。
半導体基板１２としては、基板表面が（１００）面のシ
リコン基板が用いられ、熱酸化膜（絶縁膜）２２の厚み
は１〜２μの範囲である。
リコン基板が用いられ、熱酸化膜（絶縁膜）２２の厚み
は１〜２μの範囲である。
勿論、このサイリスタ１１でも絶縁膜２２と半導体基板
１２との間の界面準位は約５Ｘ１０”ｃｍ−２以下であ
って、高耐圧サイリスクである。
１２との間の界面準位は約５Ｘ１０”ｃｍ−２以下であ
って、高耐圧サイリスクである。
一実施例３
実施例３では、半導体装置は表面ゲート型静電誘導トラ
ンジスタである。第５図は、実施例３の静電誘導トラン
ジスタの概略構成をあられす。
ンジスタである。第５図は、実施例３の静電誘導トラン
ジスタの概略構成をあられす。
静電誘導サイリスタ３１では、半導体基板１２′の裏面
にはアノード領域用ｐ゛層の代わりにｎ゛層がある点が
基本的に前記サイリスタタ１１と異なるだけで、他は基
本的に同じであるため説明は省略する。ただ、トランジ
スタの場合、カソードはソース、アノードはドレインと
称される。
にはアノード領域用ｐ゛層の代わりにｎ゛層がある点が
基本的に前記サイリスタタ１１と異なるだけで、他は基
本的に同じであるため説明は省略する。ただ、トランジ
スタの場合、カソードはソース、アノードはドレインと
称される。
以上に述べたように、この発明にかかる半導体装置では
、ガードリング領域形成域部分を覆う絶縁膜と半導体基
板との間の界面準位が約５×１０”Ｃｌ１１−”以下で
あるため、浅いガードリング領域であっても十分な耐圧
を有する。
、ガードリング領域形成域部分を覆う絶縁膜と半導体基
板との間の界面準位が約５×１０”Ｃｌ１１−”以下で
あるため、浅いガードリング領域であっても十分な耐圧
を有する。
第１図は、実施例１のダイオードの構成をあられす概略
断面図、第２図は、このダイオードの空乏層を模式的に
あられす説明図、第３図は、ダイオードにおける界面準
位と耐圧の関係をあられすグラフ、第４図は、実施例２
の静電誘導サイリスクの構成をあられす概略断面図、第
５図は、実施例３の静電誘導トランジスタの構成をあら
れす概略断面図、第６図は、ダイオードの空乏層を模式
的にあられす概略断面図、第７図は、半導体装置のガー
ドリング領域部分をあられす概略断面図である。
断面図、第２図は、このダイオードの空乏層を模式的に
あられす説明図、第３図は、ダイオードにおける界面準
位と耐圧の関係をあられすグラフ、第４図は、実施例２
の静電誘導サイリスクの構成をあられす概略断面図、第
５図は、実施例３の静電誘導トランジスタの構成をあら
れす概略断面図、第６図は、ダイオードの空乏層を模式
的にあられす概略断面図、第７図は、半導体装置のガー
ドリング領域部分をあられす概略断面図である。
Claims (1)
- １半導体基板に形成された実動作領域の側方にガードリ
ング領域を備え、前記半導体基板におけるガードリング
領域形成域部分が絶縁膜で覆われてなる半導体装置にお
いて、前記半導体基板と絶縁膜との間の界面準位が約５
×１０＾１＾１ｃｍ＾−＾２以下であることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033465A JPH03236284A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033465A JPH03236284A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236284A true JPH03236284A (ja) | 1991-10-22 |
Family
ID=12387297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033465A Pending JPH03236284A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204935A (ja) * | 2010-03-26 | 2011-10-13 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
-
1990
- 1990-02-13 JP JP2033465A patent/JPH03236284A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204935A (ja) * | 2010-03-26 | 2011-10-13 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
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