JPH03240174A

JPH03240174A - 画像拡大回路

Info

Publication number: JPH03240174A
Application number: JP2036633A
Authority: JP
Inventors: Makoto Matsumoto; 誠松本; Takayoshi Semasa; 瀬政　孝義
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-02-17
Filing date: 1990-02-17
Publication date: 1991-10-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、画像処理回路において、入力画像を拡大させ
る方式に関し、特に出力画像の画質の劣化を生じさせず
、かつ任意倍率で拡大させることが可能な画像処理回路
に関するものである。

［従来の技術］第５図は、例えば画像電子学会誌第１５巻第２号（１９
８６）に示された従来の画像拡大回路の概略図である。

図において、（１）は、入力画像をリードクロック（３
ａ）’によりラッチするラッチ回路、（２）は、ライト
クロック（３ｂ）により出力画像をラッチするラッチ回
路、（３）は後述のカウンタ（４）よりのカウント信号
（４ａ）により、リードクロック（３ａ）、ラストクロ
ック（３ｂ）、カウントクロック（３Ｃ）を発生するク
ロック発生回路、カウンタ（４）はクロック発生回路（
３）にタイミングを通知するためのカラントクロック（
４ａ）を発生する回路である。

次に動作について説明する。第６図は、その動作を説明
するための模式図である。また第７図は、その動作を説
明するためのタイミングチャートである。入力画像０画
像（４０）、９画像（４１）、９画像（４２）、ｒ画像
（４３）を例えば、２倍の大きさに拡大させる場合、一
つおきに同じ画像を挿入することにより、０画像（４０
）と等しいＳ画像（４４）とｔ画像（４５）、９画像（
４１）と等しい０画像（４６）とＶ画像（４７）、９画
像（４２）と等しいＷ画像（４８）とＸ画像（４９）、
ｒ画像（４３）と等しい７画像（５０）と２画像（５１
）を得ることができる。次に、第７図のタイミングチャ
ートにより、その動作を説明する。画像を２倍に拡大さ
せる場合、ライトクロック（３ｂ）を連続的に発生させ
て入力画像をラッチ回路（１）に読み込むが、リードク
ロック（３ａ）は、連続的に発生させずｍｏｄ２で計数
するカウンタ（４）の出力が１の時のみ発生させる。ラ
ッチ回路（１）に読み込まれた画像は、ライトクロック
（３ｂ）でラッチ回路（２）に取り込まれ出力画像とし
て出力されるので、これにより同じ画像を２個出力する
ことになる。なおこのときにカウントクロック（３ｃ）
にはライトクロック（３ｂ）と同じ連続クロックが出力
される。

［発明が解決しようとする課題］従来の画像拡大回路は、以上のように構成されているの
で、例えば真円画像を拡大した場合、同じ画像を繰り返
して使用するため、円にはならず、角ばった画像となっ
たり、また直線を拡大した場合、直線とはならずステッ
プ状に変化する画像になるなど、画質の劣化が激しく、
かつ倍率もｎやｎ／（ｎ−１）（ｎは２以上の正整数）
などの簡単な比率でしか拡大させることができないとい
う問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、注目画像に隣接する画像の相互影響度を考
慮することにより、例えば真円画像を拡大した場合、隣
接する画像との影響度により画素が平均化されるため、
より円に近い画像となり、また直線を拡大した場合、直
線により近い画像となり、画像の劣化を抑えることがで
き、かつ、きめ細かな倍率で、画像を拡大することので
きる回路を得ることを目的とする。

［課題を解決するための手段］この発明に関わる画像拡大回路は、各種倍率ごとに入力
画像に対する隣接間の影響度を係数として備えた拡大係
数テーブルと、本回路の制御方法を示した制御モードテ
ーブルを持ち、更に隣接する画像を現画像と同時に処理
させるために遅延させるデイレイ回路、前記拡大係数テ
ーブルより得られた係数を遅延画像及び現画像に掛ける
乗算器、乗算器より得られた画像データを足し合せる加
算器を有するものである。

［作用］この発明における画像拡大回路は、本回路の制御方法を
示す制御モードテーブルにより、回路全体の動作制御が
行われ、拡大係数テーブルから得た係数を現画像及び遅
延画像に掛け合せることで、任意の拡大倍率で、かつ画
質の劣化がない画像を出力画像として出力する。

［実施例コ以下この発明の一実施例を図について説明する。

第１図において、（１）は画像信号をリードクロック（
１０ｃ）により順次ラッチし、このラッチされた画像信
号が複数回リードクロックにより読み出される。ラッチ
回路、（２）はライトクロ・ツク（１０ｂ）により後述
のの加算器（１１）より出力された画像をラッチし出力
画像を出力するラッチ回路、（４）はカンタクロック（
１０ｄ）によりカウント信号（４ａ）を発生させるカウ
ンタ、（５）はラッチ回路（１）によりラッチされた画
像をリードクロック（１０Ｃ）の１クロック分遅らせて
出力させるデイレイ回路、（６）はカウント信号（４ａ
）により拡大係数（６ａ）及び（６ｂ）を発生させる拡
大係数テーブル、（７）はカウント信号（４ａ）により
制御モード（７ａ）を発生させる制御モードテーブル、
（８）はデイレイ回路（５）により得た画像に拡大係数
（６ａ）を掛ける乗算器、（９）はラッチ回路（１）に
より得た画像に拡大係数（６ｂ）を掛ける乗算器、（１
０）は制御モード（７ａ）によりライトクロック（１０
ｂ）、リードクロック（１０ｃ）、カウントクロック（
１０ｄ）を発生させるシーケンサ回路、（１１）は乗算
器（８）の出力された画像と乗算器（９）の出力された
画像とを加算する加算器である。

次に動作について説明する。第２図は、９１５倍に拡大
する場合を例にとり、その動作を説明するための模式図
である。第３図は第２図における拡大係数についてさら
に説明するための模式図である。また第４図はその動作
を説明するためのタイミングチャートである。第２図に
示された入力画像８画像（２０）、５画像（２１）、ｃ
画像（２２）、ｄ画像（２３）、ｅ画像（２４）を６４
階調にて、９１５倍の大きさに拡大させる場合、隣接す
る画像の影響を考慮した拡大係数を各画像に掛け足し合
せることにより、１画像（２５）、２画像（２６）、ｈ
画像（２７）、ｉ画像（２８）、ｊ画像（２９）、ｋ画
像（３０）、１画像（３１）　、ｍ画像（３２）、ｎ画
像（３３）を得る。例えば２画像（２６）は、５１／６
４（拡大係数（６ａ））３画像（２０）＋１３／６４（
拡大係数（６ｂ））５画像（２１）である。

第３図において各原画は各々６４単位で構成されている
。第３図より、出力画像ｆ、　　ｈ、　　ｊ、　　ｌは
入力画像の影響を完全に受けているのて係数は６４／６
４となる。これに対して、隣接する画像の影響を受ける
拡大画像ｇ、　　ｉ、　　ｋ、　ｍにおいて、出力画像
ｇの場合について述べる。第３図かられかるように、拡
大画像ｇは、３画像の影響度を６４　Ｘ　４１５″：５
１（％）、また５画像の影響度を６４Ｘ１１５”Ｆ１ａ
　（％）受けており拡大係数ａは５１／６４、拡大係数
すは１３／６４と求められる。以下拡大画像ｉ、　　ｋ
、　ｍと同様に求められる。次に第４図のタイミングチ
ャートにより説明する。画像を９１５に拡大させる場合
、まず最初にラッチ回路（１）に３画像（２０）を取り
込むためにリードクロック（１０Ｃ）を１クロ・ンク分
発生させる（第４図カウント信号（４ａ）が、“Ｏ″の
タイミング）、これにより前にラッチされていたＭ画像
（３４）は、デイレイ回路（５）により、乗算器（８）
の入力画像となる。カウント信号（４ａ）によりテーブ
ル（６）は、前画像に対する拡大係数（６ａ）（この場
合係数はＯ／６４）、及び現画像に対する拡大係数（６
ｂ）（この場合係数は６４／６４）を発生させる。

この拡大係数（６ａ）は乗算器（８）でＭ画像（３３）
に掛けられる。また拡大係数（６ｂ）は乗算器（９）で
ａ画Ｒ（２０）に掛けられる。乗算器（８）、乗算器（
９）の出力は加算器（１１）により加算され（この場合
０／６４Ｍ画像（３３）（乗算器（８）出力）＋６４／
６４ａ画像（２０）（乗算器（９））が出力される。ラ
イトクロック（１０ｂ）によりラッチ回路（２）に加算
器（１１）の出力がラッチされ、１画像（２５）として
出力される。

カウントクロック（１０ｄ）は、これ以降ライトクロッ
クに同期して発生する連続なりロックである。カウント
信号（４ａ）は、“０”から“１″に推移する。（カウ
ント信号が“０”、　“２″“４”、　“６”、　“８
”時にリードクロック（１０ｃ）を発生させる）。ライ
トクロック信号（１０ｂ）は、カウント信号が拡大処理
の最初の“０″の時を除き連続に発生する。カウント信
号（４ａ）が１“３１　　“５”　　　”７″は、リー
ドクロック（１０ｃ）が発生しないため、前回ラッチ回
路（１）にラッチされた画像とデイレイ回路（５）によ
り遅延された画像を用いるが、拡大係数（６ａ）、拡大
係数（６ｂ）のみカウントクロックに同期して変化する
。

次のり＝ドクロック（１０ｃ）の１クロツクによりラッ
チ回路（１）に５画像（２２）を取り込む。デイレイ回
路（５）によりリードクロック（１０ｃ）の１クロツク
分遅延した３画像（２０）は乗算器（８）の入力画像と
なる。また乗算器（９）の入力画像としては、５画像（
２１）が取り込まれる。

以下同様に処理され、図２、図４に示すようにカウント
信号が８になるまで同様の処理が行われ、入力画像５個
（（２０）〜（２４）　）より９個の出力画像を得るこ
とができる。カウンタは、９７５倍に拡大する場合、ｍ
ｏｄ９でカウントしているため次のクロックではカウン
ト信号がＯとなり、以下同様な処理となる。

以上９１５の場合を例に取り説明を行ったが、それ以外
の倍率の場合には、その倍率に応したｍｏｄカウント数
をカウンタ（４）にセットし、更に拡大係数、拡大モー
ドも同様にそれぞれＲＯＭテーブルを持つことにより、
多様な倍率で拡大処理が実現できる。

［発明の効果］以上のように、この発明によれば隣接する画素の影響度
を係数テーブルとしてもち、また本回路の制御モードテ
ーブルにより、拡大動作をする構成としたため、回路の
構成が簡単になり、また任意倍率で拡大でき、かつ画質
の劣化が少ない画像か得られる効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例による画像拡大回路を示
す概略構成図、第２図は、その動作を説明するための模
式図、第３図は拡大係数を説明するための模式図、第４
図は、その動作を説明するためのタイミングチャート、
第５図は、従来の画像拡大回路を示す概略構成図、第６
図は、その動作を説明するための模式図、第７図は、そ
の動作を説明するためのタイミングチャートである。図において、（５）は入力画像を遅延させて遅延画像を
作る遅延回路、（６）は画像に掛ける係数を発生させる
拡大係数テーブル、（７）は回路全体の制御方法を発生
させる制御モードテーブル、（８）は拡大係数を入力画
像に掛ける第一乗算器、（９）は拡大係数を入力画像に
掛ける第二乗算器、（１１）は第一乗算器（８）の出力
と第二乗算器（９）の出力とを足し合せる加算器である
。なお、図中、同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】画像信号をリードクロックにより順次ラッチするラッチ
回路と、前記リードクロック及びライトクロックを発生
させるシーケンサとを備えた画像拡大回路において、拡大係数を前記ラッチ回路から出力された入力画像に掛
ける第１乗算器と、前記ラッチ回路から出力され入力画像をリードクロック
の１クロック分遅らせることにより遅延画像を作成する
遅延回路と、前記遅延回路から出力された遅延画像にある拡大係数を
掛ける第２乗算器と、前記第１及び第２乗算器において掛けられる拡大係数を
所定の値に設定する拡大係数テーブルと、前記第１の乗
算器において前記拡大係数を掛け合わせた入力画像と、
前記第２の乗算器において前記拡大係数を掛け合わせた
遅延画像とを加算する加算器と、を備えたことを特徴とする画像拡大回路。