JPH0324057B2 - - Google Patents

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JPH0324057B2
JPH0324057B2 JP61189095A JP18909586A JPH0324057B2 JP H0324057 B2 JPH0324057 B2 JP H0324057B2 JP 61189095 A JP61189095 A JP 61189095A JP 18909586 A JP18909586 A JP 18909586A JP H0324057 B2 JPH0324057 B2 JP H0324057B2
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔概要〕 本発明は多層電源ライン配線層が装置の周辺に
わたつて複数、同心的に設けられた半導体装置に
おいて、 プラステイツク・パツケージ組立の場合、その
モールド樹脂による機械的ストレスによつて特に
チツプコーナ部において異電位の電源ライン交差
部分でチツプ・クラツクによる短絡を生じる問題
点を解決するため、 チツプコーナ部及びその近傍に同電位の多層電
源ライン配線層を重ねて設け、チツプコーナ部及
びその近傍以外に異電位の多層電源ライン配線層
を重ねて、又、交差して設けることにより、 異電位の電源ラインの短絡を防止し得るように
したものである。
〔産業上の利用分野〕
本発明は半導体装置、特に、多層電源ライン配
線層が装置の周辺にわたつて複数、同心円状に設
けられている半導体装置に関する。この種の半導
体装置では後述のように複数の多層電源ライン配
線層を平面上互いに交差させる必要があり、この
場合、特にチツプコーナ部及びその近傍において
上記の如き短絡を生じることがあるので、このよ
うな短絡を生じない構成とした信絡性の高い半導
体装置が必要とされている。
〔従来の技術〕
第８図は一般の半導体装置の一例の概略平面図
を示す。同図中、２０はVSS多層電源ライン、２
１はVDD多層電源ラインで、夫々異なる電位を有
し、装置２２の周辺にわたつて同心状に設けられ
ており、装置内周部のセル２３ａ，２３ｂに電源
を供給する。この場合、特に、電源ライン２０は
電源ライン２１の外側にあるので、セル２３ａに
電源を供給するには電源ライン２１と平面上交差
しなければならない。
一方、２４ａ，２４ｂは一次試験用電源パツド
で、このものは、試験時にセル２３ａ，２３ｂを
破壊から防止するために装置外周部に設けられて
おり、電源ライン２０，２１と接続されている。
この場合、特に、電源ライン２１は電源ライン２
０の内側にあるので、電源パツド２４ｂと接続す
るには電源ライン２０と平面上交差しなければな
らない。
このように、電源ライン２０，２１を装置２２
の周辺にわたつて設けるのは、このようにすれば
少数の外部電源パツド（図示せず）で電源ライン
２０，２１に電源を供給でき、かつ、どのセルに
も短かいラインで電源を供給できるからで、も
し、電源ラインが複数に寸断されて設けられてい
ると多数の外部電源パツドを必要とし、かつ、所
定セルまでラインを長く引きまわさなければなら
なくなるからである。
〔発明が解決しようとする問題点〕
ところで、このような多層配線層を有する集積
回路（IC）を構成する半導体装置においては、
特に、プラスチツクパツケージを用いたものでは
モールド樹脂とICチツプとの熱膨張係数が異な
るので温度変化に伴つて機械的ストレスを生じ、
これにより、カバー膜にクラツクを生じ、下層配
線層が断線したり、或いは、配線層間が短絡した
りする傾向にある。
特に、上記機械的ストレスはチツプ中心からの
距離が長いチツプコーナ部において顕著であつ
た。第８図に示す従来装置では、電源ライン２０
とセル２３ａとを接続する場合、又、一次試験用
電源パツド２４ｂと電源ライン２１とを接続する
場合、チツプコーナ部において異電位の電源ライ
ン（VDDライン及びVSSライン）が平面上交差し
ていることになり、この部分において短絡事故を
生じる問題点があつた。
これを更に詳細に説明すると次のようになる。
第５図は従来装置の要部の概略平面図、第６図Ａ
は第５図中A−A線に沿つた断面図、第６図Ｂ
は第５図中B−B線に沿つた断面図である。第
５図中、１１は一次試験用電源パツド、第６図
中、７は層間絶縁膜、８はカバー膜である。
上述のように、VSS電源ライン１とVDD電源ラ
イン２とがチツプコーナ部において交差している
と、第７図に示すように、異電位の多層電源ライ
ン配線総５と９とがシヨートしてしまう。なお、
１２はモールド樹脂である。
〔問題点を解決するための手段〕
本発明になる半導体装置は、第１図に示す如
く、チツプコーナ部及びその近傍の電源ライン部
分において同電位の多層電源ライン配線層４及び
５，９及び１０を重ねて設け、該チツプコーナ部
及びその近傍以外の電源ライン部分において異電
位の多層電源ライン配線層５及び９，１０及び４
を重ねて、又、交差して設けてなる。
〔作用〕
チツプコーナ部及びその近傍以外の部分におい
て異電位の多層電源ライン配線層を重ねて、又、
交差して設けたため、異電位の多層電源ライン配
線層の短絡を防止し得る。
〔実施例〕
第１図は本発明になる半導体装置の要部の概略
平面図を示す。同図中、１はVSS多層電源ライン、
２はVDD多層電源ラインで、異電位どうしの電源
ラインで、第８図において説明したように、これ
らは装置の周辺にわたつて同心状に設けられてい
る。例えば、VSS電源ライン１のA−A線上の
断面図は第２図Ａに示す如くであり、絶縁膜３の
表面に設けられた第1Al層４及び第2Al層５にて
多層に構成されており、これらは数多く設けられ
たスルーホール６にて接続されている。第１図で
は、第1Al層４を破線、第2Al層５を実線で示す。
一方のVDD電源ライン２も上記VSS電源ライン
１と同様の構成であり、電源ライン２のB−B
線上の断面図は第２図Ｂに示す如くである。第１
図中、９は第1Al層（破線）、１０は第2Al層（実
線）である。
なお、第１図中、１１は一次試験用電源パツ
ド、第２図Ａ，Ｂ中、７は層間絶縁膜、８はカバ
ー膜である。
第４図は本発明装置の要部の詳細平面図を示
す。Ｉ／Ｏセル３０ａ，３０ｂ，３０ｃ（いくつ
かの小さなセル部にて構成されているので、図を
簡略化するためにブラツクボツクスにて示す）は
いずれもAl層４，５，９，１０のいずれか１つ
に接続されており、構造上その接続されている
Al層と同じレベルに設けけられている。３１ａ，
３１ｂ，３１ｃは各Ｉ／Ｏセルの電源パツドであ
る。
３２はモニタトランジスタで、３３はモニタト
ランジスタ用パツドである。
第１図より明らかな如く、チツプコーナ部及び
その近傍では同電位の多層電源ライン配線層
（VSS電源ライン１では第1Al層４及び第2Al層５、
VDD電源ライン２では第1Al層９及び第2Al層１
０）を設け、これにより、許容電流密度を確保す
ると共に、集積度を高くするようにしている。こ
の場合、一層が断線してもICとしての機能には
特に支障はない。
ところで、チツプコーナ部及びその近傍では前
述のように機械的ストレスが大きいのでカバー膜
８にクラツクを生じ易く、この部分に、異電位の
電源ライン（VSS電源ライン１及びVDD電源ライ
ン２）の交差があると短絡を生じる虞れがある
（第７図）。そこで本発明では、チツプコーナ部及
びその近傍以外の部分において、VSS電源ライン
１とVDD電源ライン２とを交差するように構成す
る。
第１図中、斜線で示す如く、VSS電源ライン１
の第2AL層５の下側にVDD電源ライン２の第1Al
層９が配線されており、又、VDD電源ライン２の
第2Al層１０の下側にVSS電源ライン１の第1Al層
４が配線されている。例えば、VDD電源ライン２
の第1Al層９はVSS電源ライン１の第2Al層５と交
差して一次試験用電源パツド１１に接続されてお
り、又、VSS電源ライン１からセルに電源を供給
する場合、チツプコーナ部及びその近傍以外の部
分においてVSS電源ライン１の第1Al層４はVDD電
源ライン２の第2Al層１０と交差して、セルに接
続される。このように、異電位の多層配線をチツ
プコーナ部及びその近傍以外の部分に設けたた
め、第３図に示す如く、チツプコーナ部及びその
近傍においてクラツクを生じても短絡等の事故を
防止し得る。
なお、上記実施例では２層の多層配線である
が、３層以上の多層配線にも同様に適用し得る。
〔発明の効果〕
本発明によれば、チツプコーナ部及びその近傍
以外の部分において異電位の多層電源ライン配線
層を重ねて、又、交差して設けたため、チツプコ
ーナ部及びその近傍においてクラツクを生じても
短絡等の事故を防止し得、又、チツプコーナ部及
びその近傍において同電位の多層電源ライン配線
層を重ねて設けたため、集積度を高くとり得る等
の特長を有する。
【図面の簡単な説明】
第１図は本発明装置の要部の概略平面図、第２
図は第１図中−線に沿つた断面図、第３図は
クラツクによる同電位電源ライン間シヨートを示
す図、第４図は本発明装置の要部の詳細平面図、
第５図は従来装置の要部の概略平面図、第６図は
第５図中−線に沿つた断面図、第７図はクラ
ツクによる異電位電源ライン間シヨートを示す
図、第８図は一般の半導体装置の概略平面図であ
る。 図中において、１，２０はVSS電源ライン、２，
２１はVDD電源ライン、３は絶縁膜、４，９は第
1Al層、５，１０は第2Al層、６はスルーホール、
７は層間絶縁膜、８はカバー膜、１１は一次試験
用電源パツド、１２はモールド樹脂である。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の多層電源ライン配線層１，２が装置の
    周辺にわたつて同心状に設けられている半導体装
    置において、 該装置のチツプコーナ部及びその近傍の電源ラ
    イン部分においては同電位の電源ライン配線層４
    及び５，９及び１０同志を夫々重ねて設け、 該チツプコーナ部及びその近傍以外の電源ライ
    ン部分においては異電位の電源ライン配線層５及
    び９，１０及び４を絶縁層７を介して平面上重な
    るように５及び９，１０及び４、又、交差するよ
    うに５及び９設けてなることを特徴とする半導体
    装置。
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