JPH03241922A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPH03241922A JPH03241922A JP3807190A JP3807190A JPH03241922A JP H03241922 A JPH03241922 A JP H03241922A JP 3807190 A JP3807190 A JP 3807190A JP 3807190 A JP3807190 A JP 3807190A JP H03241922 A JPH03241922 A JP H03241922A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
アナログ信号をデジタル信号に変換するＡＤ変換器に関
し、 変換速度を向上させることを目的とし、入力端子に入力
されるアナログ入力電圧の電圧レベルを粗判定する上位
ＡＤ変換器と、その上位ＡＤ変換器での判定後に該上位
ＡＤ変換器で検出できない範囲のアナログ入力電圧を増
幅して下位ＡＤ変換器で密判定することにより両ＡＤ変
換器の出力信号に基づいてアナログ入力電圧をデジタル
出力信号に変換するＡＤ変換器であって、上位ＡＤ変換
器には電流出力型ＤＡ変換器を接続して上位ＡＤ変換器
の出力信号をアナログ電流信号に変換し、入力端子には
アナログ入力電圧をアナログ電流信号に変換する電圧電
流変換回路を接続し、前記ＤＡ変換器と電圧電流変換回
路の電流出力信号の差電流を抵抗に流して下位ＡＤ変換
器のアナログ入力端子を生成するように構成する。
し、 変換速度を向上させることを目的とし、入力端子に入力
されるアナログ入力電圧の電圧レベルを粗判定する上位
ＡＤ変換器と、その上位ＡＤ変換器での判定後に該上位
ＡＤ変換器で検出できない範囲のアナログ入力電圧を増
幅して下位ＡＤ変換器で密判定することにより両ＡＤ変
換器の出力信号に基づいてアナログ入力電圧をデジタル
出力信号に変換するＡＤ変換器であって、上位ＡＤ変換
器には電流出力型ＤＡ変換器を接続して上位ＡＤ変換器
の出力信号をアナログ電流信号に変換し、入力端子には
アナログ入力電圧をアナログ電流信号に変換する電圧電
流変換回路を接続し、前記ＤＡ変換器と電圧電流変換回
路の電流出力信号の差電流を抵抗に流して下位ＡＤ変換
器のアナログ入力端子を生成するように構成する。
この発明はアナログ信号をデジタル信号に変換するＡＤ
変換器に関するものである。
変換器に関するものである。
ＡＤ変換器ではその分解能及び動作速度を向上させるこ
とが望ましいが、分解能を向上させるためには回路規模
の大型化、あるいは消費電力の増大を招き、これらを解
決するために種々の回路が提案されている。
とが望ましいが、分解能を向上させるためには回路規模
の大型化、あるいは消費電力の増大を招き、これらを解
決するために種々の回路が提案されている。
従来、高速型ＡＤ変換器の一種類として第６図に示すよ
うなものがある。このＡＤ変換器は全並列型の一種類で
フラッシュ型と呼ばれ、アナログ入力電圧Ｖｉｎと基準
電圧Ｖｒｅｆを多数の抵抗で分割して得られた比較基準
電圧とを多数のコンパレータｌで比較し、各コンパレー
タ１の出力信号をラッチ回路２を介してエンコーダ３に
出力し、そのエンコーダ３で２進信号に変換して出力ラ
ッチ回路４からデジタル信号ＤＯ〜Ｄ７を出力する。
うなものがある。このＡＤ変換器は全並列型の一種類で
フラッシュ型と呼ばれ、アナログ入力電圧Ｖｉｎと基準
電圧Ｖｒｅｆを多数の抵抗で分割して得られた比較基準
電圧とを多数のコンパレータｌで比較し、各コンパレー
タ１の出力信号をラッチ回路２を介してエンコーダ３に
出力し、そのエンコーダ３で２進信号に変換して出力ラ
ッチ回路４からデジタル信号ＤＯ〜Ｄ７を出力する。
なお、各回路はクロックドライバー回路５から出力され
るクロック信号ＣＬＫに基づいて同期して動作する。
るクロック信号ＣＬＫに基づいて同期して動作する。
このようなＡＤ変換器ではその分解能を向上させるため
にはコンパレータ１の数を増やす必要があり、例えばｎ
ビットの分解能を得るためには通常２３−■個のコンパ
レータ１が必要となる。従って、回路が大規模化して消
費電力が増大するという問題点がある。
にはコンパレータ１の数を増やす必要があり、例えばｎ
ビットの分解能を得るためには通常２３−■個のコンパ
レータ１が必要となる。従って、回路が大規模化して消
費電力が増大するという問題点がある。
そこで、このような問題点を解決するために直並列型と
呼ばれるＡＤ変換器が実用化され、その直並列型では上
位ビットで粗判定を行い、その粗判定後に下位ビットで
密判定を行うことにより回路を大規模化させることなく
分解能を向上させている。この直並列型には下位ビット
での密判定を行う方法として基準電圧をシフトするもの
とアナログ入力電圧をシフトするものとがある。そして
、分解能の点においてはアナログ入力電圧をシフトする
ものの方が優れている。
呼ばれるＡＤ変換器が実用化され、その直並列型では上
位ビットで粗判定を行い、その粗判定後に下位ビットで
密判定を行うことにより回路を大規模化させることなく
分解能を向上させている。この直並列型には下位ビット
での密判定を行う方法として基準電圧をシフトするもの
とアナログ入力電圧をシフトするものとがある。そして
、分解能の点においてはアナログ入力電圧をシフトする
ものの方が優れている。
そのアナログ入力電圧をシフトして密判定を行うＡＤ変
換器の一例を第７図及び第８図に従って説明すると、入
力端子Ｔｉにはアナログ入力電圧Ｖｉｎが入力され、そ
の入力信号は例えば４ビツトの上位ＡＤ変換器６とサン
プリング・ホールド回路（以下ＳＨ回路とする）７に出
力される。上位ＡＤ変換器６の出力信号ＳＧＩは出力レ
ジスタ８に出力されるとともにＤＡ変換器９に出力され
、ＤＡ変換器９の出力信号ＳＧ２はオペアンプで構成さ
れる減算器ｌＯの＋側入力端子に入力されている。
換器の一例を第７図及び第８図に従って説明すると、入
力端子Ｔｉにはアナログ入力電圧Ｖｉｎが入力され、そ
の入力信号は例えば４ビツトの上位ＡＤ変換器６とサン
プリング・ホールド回路（以下ＳＨ回路とする）７に出
力される。上位ＡＤ変換器６の出力信号ＳＧＩは出力レ
ジスタ８に出力されるとともにＤＡ変換器９に出力され
、ＤＡ変換器９の出力信号ＳＧ２はオペアンプで構成さ
れる減算器ｌＯの＋側入力端子に入力されている。
ＳＨ回路７は前記クロックドライバー回路５と同様な回
路から出力されるクロック信号ＣＬＫに基づく動作タイ
ミング信号ＳＧ３に基づいてアナログ入力電圧Ｖｉｎの
サンプリング及びホールド動作を行い、サンプリング動
作時に入力したアナログ入力電圧Ｖｉｎをホールド動作
時に抵抗Ｒ１を介して減算器１０の一側入力端子に出力
するようになっている。
路から出力されるクロック信号ＣＬＫに基づく動作タイ
ミング信号ＳＧ３に基づいてアナログ入力電圧Ｖｉｎの
サンプリング及びホールド動作を行い、サンプリング動
作時に入力したアナログ入力電圧Ｖｉｎをホールド動作
時に抵抗Ｒ１を介して減算器１０の一側入力端子に出力
するようになっている。
減算器ｌＯはその一例入力端子と出力端子とが前記抵抗
Ｒ１のｎ倍の抵抗値を備えた抵抗Ｒ２とで接続されてい
る。従って、減算器１０は両入力端子の入力電圧を減算
し、その減算値をｎ倍に増幅して出力端子から出力信号
ＳＧ４として出力し、今このｎの値は１６に設定するも
のとする。
Ｒ１のｎ倍の抵抗値を備えた抵抗Ｒ２とで接続されてい
る。従って、減算器１０は両入力端子の入力電圧を減算
し、その減算値をｎ倍に増幅して出力端子から出力信号
ＳＧ４として出力し、今このｎの値は１６に設定するも
のとする。
減算器１０の出力信号ＳＧ４は同じく４ビツトの下位Ａ
Ｄ変換器１１に出力され、下位ＡＤ変換器１１の出力信
号ＳＧ５は出力レジスタ８に出力される。そして、出力
レジスタ８は前記上位ＡＤ変換器６と下位ＡＤ変換器１
１との出力信号ＳＧ１、ＳＧ５を８ビツトのデジタル信
号として出力する。なお、前記上位ＡＤ変換器６、ＳＨ
回路７、ＤＡ変換器９、下位ＡＤ変換器１１はともに前
記クロック信号ＣＬＫに基づいて同期して動作する。
Ｄ変換器１１に出力され、下位ＡＤ変換器１１の出力信
号ＳＧ５は出力レジスタ８に出力される。そして、出力
レジスタ８は前記上位ＡＤ変換器６と下位ＡＤ変換器１
１との出力信号ＳＧ１、ＳＧ５を８ビツトのデジタル信
号として出力する。なお、前記上位ＡＤ変換器６、ＳＨ
回路７、ＤＡ変換器９、下位ＡＤ変換器１１はともに前
記クロック信号ＣＬＫに基づいて同期して動作する。
上記のように構成されたＡＤ変換器では入力端子Ｔｉに
アナログ入力電圧Ｖｉｎが入力されると、そのアナログ
入力端子Ｖｉｎが上位ＡＤ変換器６で４ビツトのデジタ
ル信号ＳＧｌに変換され、その出力信号ＳＧＩが出力レ
ジスタ８に一時格納されるとともにＤＡ変換器９に出力
される。ＤＡ変換器９はその出力信号ＳＧＩを再度アナ
ログ出力信号ＳＧ２に変換して減算器１０に出力する。
アナログ入力電圧Ｖｉｎが入力されると、そのアナログ
入力端子Ｖｉｎが上位ＡＤ変換器６で４ビツトのデジタ
ル信号ＳＧｌに変換され、その出力信号ＳＧＩが出力レ
ジスタ８に一時格納されるとともにＤＡ変換器９に出力
される。ＤＡ変換器９はその出力信号ＳＧＩを再度アナ
ログ出力信号ＳＧ２に変換して減算器１０に出力する。
一方、前記上位ＡＤ変換器６に入力されたアナログ入力
端子ＶｉｎはＳＨ回路７でサンプリングされてホールド
され、減算器ｌＯに出力される。すると、減算器１０は
ＳＨ回路７でホールドされたアナログ入力電圧Ｖｉｎか
らＤＡ変換器９の出力信号ＳＧ２を減算し、その減算値
を１６倍に増幅して出力する。このとき、ＤＡ変換器９
の出力信号ＳＧ２はアナログ入力端子Ｖｉｎの変化にと
もなって階段状に変化し、ＳＨ回路７の出力信号はアナ
ログ入力電圧Ｖｉｎがそのままホールドされるため、Ｄ
Ａ変換器９の出力信号ＳＧ２はＳＨ回路７の出゛力信号
と等しいか、もしくはそれ以上となるため、第９図に示
すようにアナログ入力電圧Ｖｉｎが上位ＡＤ変換器６の
入力許容感度であるＶＲＬからＶＲＨまで変化したとき
、減算器１０の出力信号ＳＧ４は上位ＡＤ変換器６の入
力許容感度と同一の下位ＡＤ変換器１１の入力許容感度
であるＶＲＬからＶＲＨまでの範囲で１６回往復移動さ
れる。そして、このような減算器ｌＯの出力信号ＳＧ４
が下位ＡＤ変換器１１に入力されて４ビツトのデジタル
信号に変換されて出力信号ＳＧ５として出力レジスタ８
に入力され、その出力信号ＳＧ５と前記上位ＡＤ変換器
６の出力信号ＳＧＩとで８ビツトのデジタル信号が出力
レジスタ８から出力される。
端子ＶｉｎはＳＨ回路７でサンプリングされてホールド
され、減算器ｌＯに出力される。すると、減算器１０は
ＳＨ回路７でホールドされたアナログ入力電圧Ｖｉｎか
らＤＡ変換器９の出力信号ＳＧ２を減算し、その減算値
を１６倍に増幅して出力する。このとき、ＤＡ変換器９
の出力信号ＳＧ２はアナログ入力端子Ｖｉｎの変化にと
もなって階段状に変化し、ＳＨ回路７の出力信号はアナ
ログ入力電圧Ｖｉｎがそのままホールドされるため、Ｄ
Ａ変換器９の出力信号ＳＧ２はＳＨ回路７の出゛力信号
と等しいか、もしくはそれ以上となるため、第９図に示
すようにアナログ入力電圧Ｖｉｎが上位ＡＤ変換器６の
入力許容感度であるＶＲＬからＶＲＨまで変化したとき
、減算器１０の出力信号ＳＧ４は上位ＡＤ変換器６の入
力許容感度と同一の下位ＡＤ変換器１１の入力許容感度
であるＶＲＬからＶＲＨまでの範囲で１６回往復移動さ
れる。そして、このような減算器ｌＯの出力信号ＳＧ４
が下位ＡＤ変換器１１に入力されて４ビツトのデジタル
信号に変換されて出力信号ＳＧ５として出力レジスタ８
に入力され、その出力信号ＳＧ５と前記上位ＡＤ変換器
６の出力信号ＳＧＩとで８ビツトのデジタル信号が出力
レジスタ８から出力される。
従って、このような動作によりアナログ入力電圧Ｖｉｎ
はまず４ビツトの上位ＡＤ変換器６により粗判定が行わ
れ、その上位ＡＤ変換器６内の各コンパレータの不感部
分を下位ＡＤ変換器１１で４ビツトのデジタル信号とし
て密判定され、両ＡＤ変換器６，１１の出力信号ＳＧＩ
、ＳＧ５で８ビツトのデジタル信号が出力される。この
結果、この直並列型ＡＤ変換器は４ビツトのＡＤ変換器
を２個使用することにより８ビツトの並列型ＡＤ変換器
より回路規模を縮小し、かつ消費電力を低減しながら８
ビツトの並列型ＡＤ変換器と同等な分解能が得られる。
はまず４ビツトの上位ＡＤ変換器６により粗判定が行わ
れ、その上位ＡＤ変換器６内の各コンパレータの不感部
分を下位ＡＤ変換器１１で４ビツトのデジタル信号とし
て密判定され、両ＡＤ変換器６，１１の出力信号ＳＧＩ
、ＳＧ５で８ビツトのデジタル信号が出力される。この
結果、この直並列型ＡＤ変換器は４ビツトのＡＤ変換器
を２個使用することにより８ビツトの並列型ＡＤ変換器
より回路規模を縮小し、かつ消費電力を低減しながら８
ビツトの並列型ＡＤ変換器と同等な分解能が得られる。
ところが、上記のような直並列型ＡＤ変換器では上位Ａ
Ｄ変換器６にアナログ入力電圧Ｖｉｎが入力されて粗判
定出力信号ＳＧＩが出力されてから下位ＡＤ変換器１１
に密判定のための入力信号ＳＧ４が入力されるまでに両
ＡＤ変換器６，１１間に直列に配設されたＤＡ変換器９
と減算器１０の動作時間をそれぞれ要する。従って、上
位ＡＤ変換器６が粗判定出力信号ＳＧｌを出力レジスタ
８に出力しても同出力レジスタ８は下位ＡＤ変換器１１
の密判定出力信号ＳＧ５を待って８ビツトの出力信号を
出力するため、充分な変換速度を得ることができないと
いう問題点がある。
Ｄ変換器６にアナログ入力電圧Ｖｉｎが入力されて粗判
定出力信号ＳＧＩが出力されてから下位ＡＤ変換器１１
に密判定のための入力信号ＳＧ４が入力されるまでに両
ＡＤ変換器６，１１間に直列に配設されたＤＡ変換器９
と減算器１０の動作時間をそれぞれ要する。従って、上
位ＡＤ変換器６が粗判定出力信号ＳＧｌを出力レジスタ
８に出力しても同出力レジスタ８は下位ＡＤ変換器１１
の密判定出力信号ＳＧ５を待って８ビツトの出力信号を
出力するため、充分な変換速度を得ることができないと
いう問題点がある。
この発明の目的は、上記のように下位ＡＤ変換器の入力
電圧をシフトすることにより密判定を行うようにした直
並列型ＡＤ変換器においてより変換速度を向上させ得る
ＡＤ変換器を提供するにある。
電圧をシフトすることにより密判定を行うようにした直
並列型ＡＤ変換器においてより変換速度を向上させ得る
ＡＤ変換器を提供するにある。
第１図は本発明の原理説明図である。すなわち、入力端
子Ｔｉに入力されるアナログ入力電圧Ｖｉｎの電圧レベ
ルを上位ＡＤ変換器６で粗判定し、その上位ＡＤ変換器
６での判定後に該上位ＡＤ変換器６で検出できない範囲
のアナログ入力電圧を増幅して下位ＡＤ変換器１１で密
判定することにより両ＡＤ変換器６，１１の出力信号に
基づいてアナログ入力電圧Ｖｉｎをデジタル出力信号に
変換するように構成する。そして、上位ＡＤ変換器６に
は電流出力型ＤＡ変換器１２を接続して上位ＡＤ変換器
６の出力信号をアナログ電流信号に変換し、入力端子Ｔ
ｉにはアナログ入力端子Ｖｉｎをアナログ電流信号に変
換する電圧電流変換回路１５を接続し、前記ＤＡ変換器
１２と電圧電流変換回路１５の電流出力信号の差電流を
抵抗Ｒ２に流して下位ＡＤ変換器１１のアナログ入力電
圧を生成するように構成する。
子Ｔｉに入力されるアナログ入力電圧Ｖｉｎの電圧レベ
ルを上位ＡＤ変換器６で粗判定し、その上位ＡＤ変換器
６での判定後に該上位ＡＤ変換器６で検出できない範囲
のアナログ入力電圧を増幅して下位ＡＤ変換器１１で密
判定することにより両ＡＤ変換器６，１１の出力信号に
基づいてアナログ入力電圧Ｖｉｎをデジタル出力信号に
変換するように構成する。そして、上位ＡＤ変換器６に
は電流出力型ＤＡ変換器１２を接続して上位ＡＤ変換器
６の出力信号をアナログ電流信号に変換し、入力端子Ｔ
ｉにはアナログ入力端子Ｖｉｎをアナログ電流信号に変
換する電圧電流変換回路１５を接続し、前記ＤＡ変換器
１２と電圧電流変換回路１５の電流出力信号の差電流を
抵抗Ｒ２に流して下位ＡＤ変換器１１のアナログ入力電
圧を生成するように構成する。
上位ＡＤ変換器６のデジタル出力信号をＤＡ変換器１２
でアナログ値に変換したアナログ電流とアナログ入力電
圧Ｖｉｎを電圧電流変換回路１５で電流値に変換したア
ナログ電流との差が抵抗Ｒ２に流され、その抵抗Ｒ２に
より生成されるアナログ電圧が下位ＡＤ変換器１１に人
力されて密判定される。
でアナログ値に変換したアナログ電流とアナログ入力電
圧Ｖｉｎを電圧電流変換回路１５で電流値に変換したア
ナログ電流との差が抵抗Ｒ２に流され、その抵抗Ｒ２に
より生成されるアナログ電圧が下位ＡＤ変換器１１に人
力されて密判定される。
以下、この発明を具体化した第一の実施例を第２図及び
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
アナログ入力電圧Ｖｉｎが入力される入力端子Ｔｉには
上位ＡＤ変換器６が接続され、その上位ＡＤ変換器６の
出力信号は公知の電流出力型ＤＡ変換器１２に出力され
る。また、入力端子ＴｉにはＳＨ回路７を介してオペア
ンプ１３の一側入力端子に接続されている。すなわち、
ＳＨ回路７は入力端子Ｔｉとオペアンプ１３の一側入力
端子間に介在されるスイッチング素子１４と、オペアン
プ１３の一側入力端子と基準電圧源ＶＲＬとの間に介在
されるコンデンサＣＩとから構成され、同ＳＨ回路７の
動作によりスイッチング素子１４が閉路されるとアナロ
グ入力電圧ＶｉｎによりコンデンサＣＩが充電され、ス
イッチング素子１４の開路後もその充電電荷に基づいて
オペアンプ１３の一側入力端子にアナログ入力電圧Ｖｉ
ｎを供給し続けることによりサンプリング及びホールド
動作を行うものである。なお、基準電圧源ＶＲＬは上位
及び下位ＡＤ変換器６．１１の最低感度に等しい電圧値
に設定されている。
上位ＡＤ変換器６が接続され、その上位ＡＤ変換器６の
出力信号は公知の電流出力型ＤＡ変換器１２に出力され
る。また、入力端子ＴｉにはＳＨ回路７を介してオペア
ンプ１３の一側入力端子に接続されている。すなわち、
ＳＨ回路７は入力端子Ｔｉとオペアンプ１３の一側入力
端子間に介在されるスイッチング素子１４と、オペアン
プ１３の一側入力端子と基準電圧源ＶＲＬとの間に介在
されるコンデンサＣＩとから構成され、同ＳＨ回路７の
動作によりスイッチング素子１４が閉路されるとアナロ
グ入力電圧ＶｉｎによりコンデンサＣＩが充電され、ス
イッチング素子１４の開路後もその充電電荷に基づいて
オペアンプ１３の一側入力端子にアナログ入力電圧Ｖｉ
ｎを供給し続けることによりサンプリング及びホールド
動作を行うものである。なお、基準電圧源ＶＲＬは上位
及び下位ＡＤ変換器６．１１の最低感度に等しい電圧値
に設定されている。
オペアンプ１３の＋側入力端子には抵抗Ｒ１を介して基
準電圧源ＶＲＬが接続されている。オペアンプ１３の出
力端子はカレントミラー回路を構成するトランジスタＴ
ｒｌ、 Ｔ ｒ２のゲートに接続され、両トランジス
タＴ ｒｌ、 Ｔ ｒ２のソースには電源ＶＤＤが供
給されている。また、一方のトランジスタＴｒｌのドレ
インはオペアンプ１３の＋側入力端子に接続され、他方
のトランジスタＴｒ２のドレインは前記ＤＡ変換器１２
の出力端子に接続されている。
準電圧源ＶＲＬが接続されている。オペアンプ１３の出
力端子はカレントミラー回路を構成するトランジスタＴ
ｒｌ、 Ｔ ｒ２のゲートに接続され、両トランジス
タＴ ｒｌ、 Ｔ ｒ２のソースには電源ＶＤＤが供
給されている。また、一方のトランジスタＴｒｌのドレ
インはオペアンプ１３の＋側入力端子に接続され、他方
のトランジスタＴｒ２のドレインは前記ＤＡ変換器１２
の出力端子に接続されている。
ＤＡ変換器１２の出力端子は下位ＡＤ変換器１１の入力
端子に接続されるとともに、抵抗Ｒ２を介して基準電圧
源ＶＲＬに接続されている。
端子に接続されるとともに、抵抗Ｒ２を介して基準電圧
源ＶＲＬに接続されている。
このような構成により、入力電圧Ｖｉｎの電圧値が基準
電圧源ＶＲＬの電圧値より高くなるとオペアンプ１３の
出力信号に基づいてトランジスタＴ ｒｌ。
電圧源ＶＲＬの電圧値より高くなるとオペアンプ１３の
出力信号に基づいてトランジスタＴ ｒｌ。
Ｔｒ２が動作してそれぞれドレイン電流Ｉａ、Ｉｂが流
れ、そのドレイン電流Ｉａ、Ｉｂはアナログ入力電圧Ｖ
ｉｎと基準電圧ＶＲＬとの差に比例して増減する。従っ
て、オペアンプ１３及び両トランジスタＴ ｒｌ、 Ｔ
ｒ２とでアナログ入力電圧Ｖｉｎの電圧値を電流値に
変換する電圧電流変換回路１５が構成されている。
れ、そのドレイン電流Ｉａ、Ｉｂはアナログ入力電圧Ｖ
ｉｎと基準電圧ＶＲＬとの差に比例して増減する。従っ
て、オペアンプ１３及び両トランジスタＴ ｒｌ、 Ｔ
ｒ２とでアナログ入力電圧Ｖｉｎの電圧値を電流値に
変換する電圧電流変換回路１５が構成されている。
オペアンプ１３により駆動されるトランジスタＴｒ２に
流れるドレイン電流Ｉｂはその一部が上位ＡＤ変換器６
の出力信号ＳＧｌの電圧値に基づいて動作するＤＡ変換
器１２の出力電流Ｉｃとして同ＤＡ変換器１２に引き込
まれる。すなわち、アナログ入力電圧Ｖｉｎの変化にと
もなってＤＡ変換器１２の出力電流Ｉｃは上位ＡＤ変換
器６の出力信号ＳＧＩに基づいて階段状に変化し、トラ
ンジスタＴｒ２から出力されるドレイン電流Ｉｂはアナ
ログ入力電圧Ｖｉｎにともなって変化するため、ＤＡ変
換器１２の出力電流１ｃはドレイン電流Ｉｂと同一かも
しくはそれ以下となる。そして、ドレイン電流１ｂと出
力電流Ｉｃの差電流Ｉｏが抵抗Ｒ２に流れ、その抵抗Ｒ
２により生成される電圧値が下位ＡＤ変換器１１の入力
信号ＳＧ６となり、アナログ入力電圧Ｖｉｎが上位ＡＤ
変換器６の入力許容感度であるＶＲＬからＶＲＨまで変
化したとき、下位ＡＤ変換器１１の入力信号ＳＧ６は前
記従来例と同様に第９図に示すような動作となるように
電圧電流変換回路１５の電流増幅率が設定されている。
流れるドレイン電流Ｉｂはその一部が上位ＡＤ変換器６
の出力信号ＳＧｌの電圧値に基づいて動作するＤＡ変換
器１２の出力電流Ｉｃとして同ＤＡ変換器１２に引き込
まれる。すなわち、アナログ入力電圧Ｖｉｎの変化にと
もなってＤＡ変換器１２の出力電流Ｉｃは上位ＡＤ変換
器６の出力信号ＳＧＩに基づいて階段状に変化し、トラ
ンジスタＴｒ２から出力されるドレイン電流Ｉｂはアナ
ログ入力電圧Ｖｉｎにともなって変化するため、ＤＡ変
換器１２の出力電流１ｃはドレイン電流Ｉｂと同一かも
しくはそれ以下となる。そして、ドレイン電流１ｂと出
力電流Ｉｃの差電流Ｉｏが抵抗Ｒ２に流れ、その抵抗Ｒ
２により生成される電圧値が下位ＡＤ変換器１１の入力
信号ＳＧ６となり、アナログ入力電圧Ｖｉｎが上位ＡＤ
変換器６の入力許容感度であるＶＲＬからＶＲＨまで変
化したとき、下位ＡＤ変換器１１の入力信号ＳＧ６は前
記従来例と同様に第９図に示すような動作となるように
電圧電流変換回路１５の電流増幅率が設定されている。
この電流増幅率はトランジスタＴ ｒｌ、 Ｔ ｒ２の
トランジスタサイズと抵抗Ｒ１，Ｒ２の相対比率により
容易に設定可能である。
トランジスタサイズと抵抗Ｒ１，Ｒ２の相対比率により
容易に設定可能である。
さて、上記のように構成されたＡＤ変換器では入力端子
Ｔｉにアナログ入力電圧Ｖｉｎが入力されると上位ＡＤ
変換器６により粗判定が行われ、その４ビツトの出力信
号ＳＧ１がＤＡ変換器１２に出力されるとともに出力レ
ジスタ８に出力される。
Ｔｉにアナログ入力電圧Ｖｉｎが入力されると上位ＡＤ
変換器６により粗判定が行われ、その４ビツトの出力信
号ＳＧ１がＤＡ変換器１２に出力されるとともに出力レ
ジスタ８に出力される。
ＤＡ変換器１２は上位ＡＤ変換器６の出力信号ＳＧｌに
基づく出力電流１ｃを出力し、その出力電流Ｉｃとアナ
ログ入力電圧Ｖｉｎに基づくトランジスタＴｒ２の出力
電流ｒｂとの差電流Ｉｏが抵抗Ｒ２に流れ、その抵抗Ｒ
２により下位ＡＤ変換器１１の人力信号ＳＧ６が生成さ
れる。従って、その入力信号ＳＧ６が下位ＡＤ変換器１
１で４ビツトのデジタル信号に変換されることにより、
上位ＡＤ変換器６内の各コンパレータの不感部分を下位
ＡＤ変換器１１で４ビツトのデジタル信号として密判定
され、両ＡＤ変換器６．１１の出力信号ＳＧｌ、ＳＧ７
で８ビツトのデジタル信号が出力され、この結果前記従
来例と同様な分解能を備えたＡＤ変換器が構成される。
基づく出力電流１ｃを出力し、その出力電流Ｉｃとアナ
ログ入力電圧Ｖｉｎに基づくトランジスタＴｒ２の出力
電流ｒｂとの差電流Ｉｏが抵抗Ｒ２に流れ、その抵抗Ｒ
２により下位ＡＤ変換器１１の人力信号ＳＧ６が生成さ
れる。従って、その入力信号ＳＧ６が下位ＡＤ変換器１
１で４ビツトのデジタル信号に変換されることにより、
上位ＡＤ変換器６内の各コンパレータの不感部分を下位
ＡＤ変換器１１で４ビツトのデジタル信号として密判定
され、両ＡＤ変換器６．１１の出力信号ＳＧｌ、ＳＧ７
で８ビツトのデジタル信号が出力され、この結果前記従
来例と同様な分解能を備えたＡＤ変換器が構成される。
そして、下位ＡＤ変換器１１の人力信号ＳＧ６は電圧電
流変換回路１５とＤＡ変換器１２の出力電流１ｂ、Ｉｃ
の差に基づいて抵抗Ｒ２で生成されるので、電圧電流変
換回路１５とＤＡ変換器１２の電流出力信号とで直ちに
下位ＡＤ変換器１１の入力信号ＳＧ６が生成されること
になる。従って、ＤＡ変換器１２の出力端子を下位ＡＤ
変換器１１の入力端子に直接接続して、前記従来例では
必要であった減算器１０を省略することができるので、
この減算器ＩＯの動作速度に相当する動作時間の短縮を
図ることができる。
流変換回路１５とＤＡ変換器１２の出力電流１ｂ、Ｉｃ
の差に基づいて抵抗Ｒ２で生成されるので、電圧電流変
換回路１５とＤＡ変換器１２の電流出力信号とで直ちに
下位ＡＤ変換器１１の入力信号ＳＧ６が生成されること
になる。従って、ＤＡ変換器１２の出力端子を下位ＡＤ
変換器１１の入力端子に直接接続して、前記従来例では
必要であった減算器１０を省略することができるので、
この減算器ＩＯの動作速度に相当する動作時間の短縮を
図ることができる。
なお、前記実施例のＡＤ変換器において下位ＡＤ変換器
１１の入力信号の利得をさらに増大させ、かつ安定させ
るために第４図に示すような構成とすることができる。
１１の入力信号の利得をさらに増大させ、かつ安定させ
るために第４図に示すような構成とすることができる。
すなわち、同図に示すＡＤ変換器は前記実施例のＤＡ変
換器１２の出力端子と下位ＡＤ変換器１１の入力端子と
の間にＳＨ回路１６及びオペアンプ１７を介在させたも
のであり、第５図に示すようなタイミング信号ＳＧ８で
同ＳＨ回路１６を動作させる。すると、抵抗Ｒ２で生成
された人力信号ＳＧ６はＳＨ回路１６でホールドされて
オペアンプ１７で増幅され、その出力信号が下位ＡＤ変
換器１１の入力信号ＳＧ９となるので、その入力信号Ｓ
Ｇ９の有効時間が長くなり変換動作が安定化される。
換器１２の出力端子と下位ＡＤ変換器１１の入力端子と
の間にＳＨ回路１６及びオペアンプ１７を介在させたも
のであり、第５図に示すようなタイミング信号ＳＧ８で
同ＳＨ回路１６を動作させる。すると、抵抗Ｒ２で生成
された人力信号ＳＧ６はＳＨ回路１６でホールドされて
オペアンプ１７で増幅され、その出力信号が下位ＡＤ変
換器１１の入力信号ＳＧ９となるので、その入力信号Ｓ
Ｇ９の有効時間が長くなり変換動作が安定化される。
以上詳述したように、この発明は下位ＡＤ変換器の入力
電圧をシフトすることにより密判定を行うようにした直
並列型ＡＤ変換器において、変換速度を向上させること
ができる優れた効果を発揮する。
電圧をシフトすることにより密判定を行うようにした直
並列型ＡＤ変換器において、変換速度を向上させること
ができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図、第３図は一実
施例の動作を示すタイミングチャート図、 第４図は一実施例の変形例を示す回路図、第５図はその
変形例の動作を示すタイミングチャート図、 第６図は従来の並列型ＡＤ変換器を示す回路図、第７図
は従来の直並列型ＡＤ変換器を示す回路図、 第８図は従来の直並列型ＡＤ変換器の動作を示すタイミ
ングチャート図、 第９図は直並列型ＡＤ変換器のアナログ入力端子と下位
ＡＤ変換器の入力電圧との関係を示すグラフ図である。 図中、 ６は上位ＡＤ変換器、 １１は下位ＡＤ変換器、 １２はＤＡ変換器、 １５は電圧電流変換回路、 Ｖｉｎはアナログ入力電圧、 Ｔｉは入力端子である。 ■阻 開 ｉｎ
施例の動作を示すタイミングチャート図、 第４図は一実施例の変形例を示す回路図、第５図はその
変形例の動作を示すタイミングチャート図、 第６図は従来の並列型ＡＤ変換器を示す回路図、第７図
は従来の直並列型ＡＤ変換器を示す回路図、 第８図は従来の直並列型ＡＤ変換器の動作を示すタイミ
ングチャート図、 第９図は直並列型ＡＤ変換器のアナログ入力端子と下位
ＡＤ変換器の入力電圧との関係を示すグラフ図である。 図中、 ６は上位ＡＤ変換器、 １１は下位ＡＤ変換器、 １２はＤＡ変換器、 １５は電圧電流変換回路、 Ｖｉｎはアナログ入力電圧、 Ｔｉは入力端子である。 ■阻 開 ｉｎ
Claims (1)
- 【特許請求の範囲】 １、入力端子（Ｔｉ）に入力されるアナログ入力電圧（
Ｖｉｎ）の電圧レベルを粗判定する上位ＡＤ変換器（６
）と、その上位ＡＤ変換器（６）での判定後に該上位Ａ
Ｄ変換器（６）で検出できない範囲のアナログ入力電圧
を増幅して下位ＡＤ変換器（１１）で密判定することに
より両ＡＤ変換器（６、１１）の出力信号に基づいてア
ナログ入力電圧（Ｖｉｎ）をデジタル出力信号に変換す
るＡＤ変換器であって、 上位ＡＤ変換器（６）には電流出力型ＤＡ変換器（１２
）を接続して上位ＡＤ変換器（６）の出力信号をアナロ
グ電流信号に変換し、入力端子（Ｔｉ）にはアナログ入
力電圧（Ｖｉｎ）をアナログ電流信号に変換する電圧電
流変換回路（１５）を接続し、前記ＤＡ変換器（１２）
と電圧電流変換回路（１５）の電流出力信号の差電流を
抵抗（Ｒ２）に流して下位ＡＤ変換器（１１）のアナロ
グ入力電圧を生成することを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3807190A JPH03241922A (ja) | 1990-02-19 | 1990-02-19 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3807190A JPH03241922A (ja) | 1990-02-19 | 1990-02-19 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03241922A true JPH03241922A (ja) | 1991-10-29 |
Family
ID=12515259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3807190A Pending JPH03241922A (ja) | 1990-02-19 | 1990-02-19 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03241922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104009760A (zh) * | 2013-02-21 | 2014-08-27 | 飞思卡尔半导体公司 | 模数转换器的低功率量化器 |
-
1990
- 1990-02-19 JP JP3807190A patent/JPH03241922A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104009760A (zh) * | 2013-02-21 | 2014-08-27 | 飞思卡尔半导体公司 | 模数转换器的低功率量化器 |
| JP2014165918A (ja) * | 2013-02-21 | 2014-09-08 | Freescale Semiconductor Inc | アナログ−デジタル変換器のための低電力量子化器 |
| CN104009760B (zh) * | 2013-02-21 | 2019-06-04 | 恩智浦美国有限公司 | 模数转换器的低功率量化器 |
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