JPH03246469A - ピークレベル検出回路 - Google Patents
ピークレベル検出回路Info
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- JPH03246469A JPH03246469A JP2340901A JP34090190A JPH03246469A JP H03246469 A JPH03246469 A JP H03246469A JP 2340901 A JP2340901 A JP 2340901A JP 34090190 A JP34090190 A JP 34090190A JP H03246469 A JPH03246469 A JP H03246469A
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- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 238000001514 detection method Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 7
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号のピークレベルを保持するピークレベル
検出回路に関する。
検出回路に関する。
従来のピークレベル検出回路は第１０図に示す様に、正
相入力端子１を信号入力端子とする差動型に接続された
トランジスタＱｌｌ及びＱ１２から成る差動増幅回路３
からの出力信号をエミッタホロワ回路を構成するトラン
ジスタＱ１３を介してコンデンサＣ１を充電し、ピーク
レベル出力２を得ていた。更に、第１１図に示す様に、
第１０図のピークレベル検出回路の出力信号を低インピ
ーダンスで取り出すために第２の差動増幅回路４をボル
テージホロワ接続として付加したものがあった。
相入力端子１を信号入力端子とする差動型に接続された
トランジスタＱｌｌ及びＱ１２から成る差動増幅回路３
からの出力信号をエミッタホロワ回路を構成するトラン
ジスタＱ１３を介してコンデンサＣ１を充電し、ピーク
レベル出力２を得ていた。更に、第１１図に示す様に、
第１０図のピークレベル検出回路の出力信号を低インピ
ーダンスで取り出すために第２の差動増幅回路４をボル
テージホロワ接続として付加したものがあった。
第１１図に示す従来のピークレベル検出回路では、正相
入力端子に入力される入力信号のピーク値に対して逆相
入力端子に接続されているコンデンサＣ１の電位とを比
較し、その出力信号を更に第２の差動増幅回路を介して
出力していたため、第１の差動増幅回路及び第２の差動
増幅回路に於ける入力オフセット電圧分が出力信号の誤
差として現れてしまうという欠点がある。又第２の差動
増幅回路の入力インピーダンスが有限であるため、電圧
保持用のコンデンサＣ１に蓄積された電荷が第２の差動
増幅回路のトランジスタＱ１４のベース電流として放電
されることとなり、出力信号に生ずる誤差の第２の要因
となってしまう欠点もある。
入力端子に入力される入力信号のピーク値に対して逆相
入力端子に接続されているコンデンサＣ１の電位とを比
較し、その出力信号を更に第２の差動増幅回路を介して
出力していたため、第１の差動増幅回路及び第２の差動
増幅回路に於ける入力オフセット電圧分が出力信号の誤
差として現れてしまうという欠点がある。又第２の差動
増幅回路の入力インピーダンスが有限であるため、電圧
保持用のコンデンサＣ１に蓄積された電荷が第２の差動
増幅回路のトランジスタＱ１４のベース電流として放電
されることとなり、出力信号に生ずる誤差の第２の要因
となってしまう欠点もある。
本発明の目的は、第２の差動増幅器の入力オフセット電
圧によって生じる誤差を出力信号に影響させない様にし
、又、電圧保持用コンデンサの電荷の放電を抑える様に
すると共に、更に、第１の差動増幅回路の入力オフセッ
ト電圧に起因する誤差をも低減する事が可能なピークレ
ベル検出回路を提供する事にある。
圧によって生じる誤差を出力信号に影響させない様にし
、又、電圧保持用コンデンサの電荷の放電を抑える様に
すると共に、更に、第１の差動増幅回路の入力オフセッ
ト電圧に起因する誤差をも低減する事が可能なピークレ
ベル検出回路を提供する事にある。
本発明によるピークレベル検出回路は、正相入力端子を
信号入力端子とするボルテージホロワ接続した第１の差
動増幅回路と、該第１の差動増幅回路の出力信号を第１
のエミッタホロワ回路を介してコンデンサに充電せしめ
かつ同信号をボルテージホロワ接続した第２の差動増幅
回路の正相入力端子に入力したピークレベル検出回路に
於いて、前記第１の差動増幅回路をボルテージホロワ接
続とせず、前記第２の差動増幅回路の出力信号を前記第
１の差動増幅回路の逆相入力端子帰還する事を特徴とし
、又、前記第２の差動増幅回路を構成する正相入力段ト
ランジスタのコレクタとコレクタ負荷との間に該入力段
トランジスタと同極性のトランジスタを挿入し、該トラ
ンジスタのベース電流を基準電流源とし出力電流を前記
第２の差動増幅回路の正相側入力端子に帰還するカレン
トミラー回路を設ける事を特徴とし、更に、前記第１の
差動増幅回路の正相入力段トランジスタのコレクタとコ
レクタ負荷との間に該入力段トランジスタと同極性のト
ランジスタを挿入したことを特徴とする。
信号入力端子とするボルテージホロワ接続した第１の差
動増幅回路と、該第１の差動増幅回路の出力信号を第１
のエミッタホロワ回路を介してコンデンサに充電せしめ
かつ同信号をボルテージホロワ接続した第２の差動増幅
回路の正相入力端子に入力したピークレベル検出回路に
於いて、前記第１の差動増幅回路をボルテージホロワ接
続とせず、前記第２の差動増幅回路の出力信号を前記第
１の差動増幅回路の逆相入力端子帰還する事を特徴とし
、又、前記第２の差動増幅回路を構成する正相入力段ト
ランジスタのコレクタとコレクタ負荷との間に該入力段
トランジスタと同極性のトランジスタを挿入し、該トラ
ンジスタのベース電流を基準電流源とし出力電流を前記
第２の差動増幅回路の正相側入力端子に帰還するカレン
トミラー回路を設ける事を特徴とし、更に、前記第１の
差動増幅回路の正相入力段トランジスタのコレクタとコ
レクタ負荷との間に該入力段トランジスタと同極性のト
ランジスタを挿入したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための回路図
である。第１の差動増幅回路３は、定電流源ＩＥＥＩ、
入力段ＮＰＮ）ランジスタＱ１１゜Ｑ２１及び能動負荷
としてのＰＮＰ ）ランジスタＱ１２．Ｑ２２より成り
、その正相入力端子１を信号入力端子とする。エミッタ
ホロワ回路としてのＮＰＮ）ランジスタＱ１３のベース
は第１０差動増幅回路３の出力端子に、コレクタは高電
位電源ＶＣＣに、エミッタは電圧保持用コンデンサＣＩ
に接続される。第２の差動増幅回路４は、定電流源ＩＥ
Ｅ２、入力段ＮＰＮ）ランシスタＱ１４゜Ｑ２４、能動
負荷としてのＰＮＰ ）ランシスタＱ１５、Ｑ２５によ
り成り、その正相入力端子はエミッタホロワ回路Ｑ１３
のエミッタに接続される。
である。第１の差動増幅回路３は、定電流源ＩＥＥＩ、
入力段ＮＰＮ）ランジスタＱ１１゜Ｑ２１及び能動負荷
としてのＰＮＰ ）ランジスタＱ１２．Ｑ２２より成り
、その正相入力端子１を信号入力端子とする。エミッタ
ホロワ回路としてのＮＰＮ）ランジスタＱ１３のベース
は第１０差動増幅回路３の出力端子に、コレクタは高電
位電源ＶＣＣに、エミッタは電圧保持用コンデンサＣＩ
に接続される。第２の差動増幅回路４は、定電流源ＩＥ
Ｅ２、入力段ＮＰＮ）ランシスタＱ１４゜Ｑ２４、能動
負荷としてのＰＮＰ ）ランシスタＱ１５、Ｑ２５によ
り成り、その正相入力端子はエミッタホロワ回路Ｑ１３
のエミッタに接続される。
ＮＰＮｈランシスタＱ１６及び定電流源ＩＥＥ３より成
るエミッタホロワ回路は、第２の差動増幅回路の出力信
号を入力として接続され、本回路のピークレベル検出信
号である出力信号２を出力すると同時に第１及び第２の
差動増幅回路の逆相入力端子に接続される。
るエミッタホロワ回路は、第２の差動増幅回路の出力信
号を入力として接続され、本回路のピークレベル検出信
号である出力信号２を出力すると同時に第１及び第２の
差動増幅回路の逆相入力端子に接続される。
次に、第１図についてその動作を説明する。入力端子１
に入力される信号の電位がコンデンサＣＩに保持されて
いる電位よりも高くなると、第１の差動増幅回路３の出
力信号は高電位になろうとし、従ってエミッタホロワ回
路の出力即ちＱ１３のエミッタは高電位になろうとする
ので、コンデンサＣ１を充電する。しかしこの電位は、
ボルテージホロワ回路接続された第２の差動増幅回路及
びエミッタホロワ回路により第１の差動増幅回路の逆相
入力端子に帰還されるためコンデンサＣＩは、入力端子
１に入力された電位と第１の差動増幅回路の逆相入力端
子の電位、即ち本回路の出力端子２の電位が等しくなる
まで充電される。又、入力端子１の入力信号の電位が下
がると、第１の差動増幅回路の逆相入力端子の電位が正
相入力端子の電位より高くなり、第１の差動増幅回路の
出力信号は低電位になるがエミッタホロワ回路Ｑ１３が
カットオフしコンデンサＣ１に蓄積された電荷によりそ
れまでの最高電位が保持される。この様にして出力信号
端子２に出力される信号は、入力信号端子１に入力され
る信号の最高電位即ち入力信号のピークレベルに等しい
電位となる。本回路では、第１の差動増幅回路の逆相入
力端子に出力信号２を直接帰還をかけているために、第
２の差動増幅回路の入力オフセット電圧による誤差は、
第１の差動増幅回路により補正され、結果として出力信
号２に生ずる誤差は、第１の差動増幅回路の入力オフセ
ット電圧のみが影響し、第２の差動増幅回路の入力オフ
セット電圧による影響は著しく低減される。
に入力される信号の電位がコンデンサＣＩに保持されて
いる電位よりも高くなると、第１の差動増幅回路３の出
力信号は高電位になろうとし、従ってエミッタホロワ回
路の出力即ちＱ１３のエミッタは高電位になろうとする
ので、コンデンサＣ１を充電する。しかしこの電位は、
ボルテージホロワ回路接続された第２の差動増幅回路及
びエミッタホロワ回路により第１の差動増幅回路の逆相
入力端子に帰還されるためコンデンサＣＩは、入力端子
１に入力された電位と第１の差動増幅回路の逆相入力端
子の電位、即ち本回路の出力端子２の電位が等しくなる
まで充電される。又、入力端子１の入力信号の電位が下
がると、第１の差動増幅回路の逆相入力端子の電位が正
相入力端子の電位より高くなり、第１の差動増幅回路の
出力信号は低電位になるがエミッタホロワ回路Ｑ１３が
カットオフしコンデンサＣ１に蓄積された電荷によりそ
れまでの最高電位が保持される。この様にして出力信号
端子２に出力される信号は、入力信号端子１に入力され
る信号の最高電位即ち入力信号のピークレベルに等しい
電位となる。本回路では、第１の差動増幅回路の逆相入
力端子に出力信号２を直接帰還をかけているために、第
２の差動増幅回路の入力オフセット電圧による誤差は、
第１の差動増幅回路により補正され、結果として出力信
号２に生ずる誤差は、第１の差動増幅回路の入力オフセ
ット電圧のみが影響し、第２の差動増幅回路の入力オフ
セット電圧による影響は著しく低減される。
次に本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例を説明するための回路図
である。第１の差動増幅回路３は、定電流源ＩＥＥＩ、
入力段ＮＰＮ）ランジスタＱｌｌ。
である。第１の差動増幅回路３は、定電流源ＩＥＥＩ、
入力段ＮＰＮ）ランジスタＱｌｌ。
Ｑ２１及び能動負荷としてのＰＮＰ ）ランジスタＱ１
２．Ｑ２２よりなり、その正相入力端子１を入力信号端
子とする。エミッタホロワ回路としてのＮＰＮ）ランジ
スタＱ１３のベースは第１の差動増幅回路３の出力端子
に、コレクタは高電位電源■ＣＣに、エミッタは電圧保
持用コンデンサＣ１に接続される。第２の差動増幅回路
４は、定電流源ＩＥＥ２、入力ＮＰＮ）ランジスタＱ１
４゜Ｑ２４、能動負荷としてのＰＮＰ ）ランジスタＱ
１５、Ｑ２５及び入力段トランジスタＱ１４と能動負荷
トランジスタＱ１５との間に挿入されたＮＰＮ）ランジ
スタＱ１７より成り、その正相入力端子は前述のエミッ
タホロワ回路Ｑ１３のエミッタに接続される。ＮＰＮ）
ランジスタＱ１６及び定電流源ＩＥＥ３より成るエミッ
タホロワ回路は、第２の差動増幅回路の出力信号を入力
として接続され、本回路のピークレベル検出信号である
出力信号２を出力すると同時に第１及び第２の差動増幅
回路の逆相入力端子に接続される。カレントミラー回路
５は、ＰＮＰ）ランジスタＱ１８．Ｑ２８より成り前記
第２の差動増幅回路に挿入されたＮＰＮ）ランジスタＱ
１７のベース電流が基準Ｎ 流と成るように接続され、
ＰＮＰ ）ランジスタＱ１８のコレクタがこのカレント
ミラー回路の出力端子でありＱ１４のベースに接続され
る。
２．Ｑ２２よりなり、その正相入力端子１を入力信号端
子とする。エミッタホロワ回路としてのＮＰＮ）ランジ
スタＱ１３のベースは第１の差動増幅回路３の出力端子
に、コレクタは高電位電源■ＣＣに、エミッタは電圧保
持用コンデンサＣ１に接続される。第２の差動増幅回路
４は、定電流源ＩＥＥ２、入力ＮＰＮ）ランジスタＱ１
４゜Ｑ２４、能動負荷としてのＰＮＰ ）ランジスタＱ
１５、Ｑ２５及び入力段トランジスタＱ１４と能動負荷
トランジスタＱ１５との間に挿入されたＮＰＮ）ランジ
スタＱ１７より成り、その正相入力端子は前述のエミッ
タホロワ回路Ｑ１３のエミッタに接続される。ＮＰＮ）
ランジスタＱ１６及び定電流源ＩＥＥ３より成るエミッ
タホロワ回路は、第２の差動増幅回路の出力信号を入力
として接続され、本回路のピークレベル検出信号である
出力信号２を出力すると同時に第１及び第２の差動増幅
回路の逆相入力端子に接続される。カレントミラー回路
５は、ＰＮＰ）ランジスタＱ１８．Ｑ２８より成り前記
第２の差動増幅回路に挿入されたＮＰＮ）ランジスタＱ
１７のベース電流が基準Ｎ 流と成るように接続され、
ＰＮＰ ）ランジスタＱ１８のコレクタがこのカレント
ミラー回路の出力端子でありＱ１４のベースに接続され
る。
ここでは第１の実施例と異なる構成部分、即ち、カレン
トミラー回路５について説明する。上述したように、第
２の差動増幅回路の入力段トランジスタＱ１４に流れる
コレクタ電流の１／Ｈｆｅのベース電流力Ｑ １４のベ
ースに流れ、コンデンサＣ１に蓄積された電荷が放電さ
れ出力信号２に誤差を生ずる事となる。そこでトランジ
スタＱ１４と特性の等しいトランジスタＱ１７を挿入す
る事によりＱ１４とＱ１７のコレクタ電流はほぼ等しく
なりＱ１４とＱ１７のベース電流がほぼ等しくなる。そ
こでトランジスタＱ１８．Ｑ２８で構成されるカレント
ミラー回路５によりトランジスタＱ１７のベース電流に
ほぼ等しい電流をトランジスタＱ１４のベースに戻す事
でＱ１４に流れるベース電流に起因する出力信号２に生
ずる誤差を著しく低減する事が可能となる。
トミラー回路５について説明する。上述したように、第
２の差動増幅回路の入力段トランジスタＱ１４に流れる
コレクタ電流の１／Ｈｆｅのベース電流力Ｑ １４のベ
ースに流れ、コンデンサＣ１に蓄積された電荷が放電さ
れ出力信号２に誤差を生ずる事となる。そこでトランジ
スタＱ１４と特性の等しいトランジスタＱ１７を挿入す
る事によりＱ１４とＱ１７のコレクタ電流はほぼ等しく
なりＱ１４とＱ１７のベース電流がほぼ等しくなる。そ
こでトランジスタＱ１８．Ｑ２８で構成されるカレント
ミラー回路５によりトランジスタＱ１７のベース電流に
ほぼ等しい電流をトランジスタＱ１４のベースに戻す事
でＱ１４に流れるベース電流に起因する出力信号２に生
ずる誤差を著しく低減する事が可能となる。
次に本発明の第３の実施例について説明する。
第３図は本発明の第３の実施例を説明するための回路図
である。第１の差動増幅回路３は、定電流源ＩＥＥＩ、
入力段ＮＰＮ）ランジスタＱｌｌ。
である。第１の差動増幅回路３は、定電流源ＩＥＥＩ、
入力段ＮＰＮ）ランジスタＱｌｌ。
Ｑ２１及び能動負荷としてのＰＮＰ）ランジスタＱ１２
．Ｑ２２よりなり、その正相入力端子１を入力信号端子
とする。エミッタホロワ回路としてのＮＰＮ）ランジス
タＱ１３のベースは第１の差動増幅回路３の出力端子に
、コレクタは高電位電源ｖＣＣに、エミッタは電圧保持
用コンデンサＣ１に接続される。第２の差動増幅回路４
は、定電流源ＩＥＥ２、入力ＮＰＮ）ランジスタＱ１４
゜Ｑ２４、能動負荷としてのＰＮＰ ）ランジスタＱ１
５、’Ｑ２５及び入力段トランジスタＱ１４と能動負荷
トランジスタＱ１５との間に挿入されたＮＰＮ）ランシ
スタＱ１７より成り、その正相入力端子は前述のエミッ
タホロワ回路０１３のエミッタに接続される。ＮＰＮト
ランジスタＱＩ６及び定電流源ＩＥＥ３より成るエミッ
タホロワ回路は、第２の差動増幅回路の出力信号を入力
として接続され、本回路のピークレベル検出信号である
出力信号２を出力すると同時に第１及び第２の差動増幅
回路の逆相入力端子に接続される。カレントミラー回路
５は、ＰＮＰ）ランジスタＱ１８．Ｑ２８より成り前述
の第２の差動増幅回路に挿入されたＮＰＮ）ランジスタ
Ｑ１７のベース電流が基準電流と成るように接続され、
ＰＮＰ ）ランジスタＱ１８のコレクタがこのカレント
ミラー回路５の出力端子となる。ＰＮＰ ）ランジスタ
Ｑ１９は、エミッタが前述のカレントミラー回路５の出
力端子に、ベースがＱ１４のコレクタに、コレクタがＱ
１４のベースに接続される。
．Ｑ２２よりなり、その正相入力端子１を入力信号端子
とする。エミッタホロワ回路としてのＮＰＮ）ランジス
タＱ１３のベースは第１の差動増幅回路３の出力端子に
、コレクタは高電位電源ｖＣＣに、エミッタは電圧保持
用コンデンサＣ１に接続される。第２の差動増幅回路４
は、定電流源ＩＥＥ２、入力ＮＰＮ）ランジスタＱ１４
゜Ｑ２４、能動負荷としてのＰＮＰ ）ランジスタＱ１
５、’Ｑ２５及び入力段トランジスタＱ１４と能動負荷
トランジスタＱ１５との間に挿入されたＮＰＮ）ランシ
スタＱ１７より成り、その正相入力端子は前述のエミッ
タホロワ回路０１３のエミッタに接続される。ＮＰＮト
ランジスタＱＩ６及び定電流源ＩＥＥ３より成るエミッ
タホロワ回路は、第２の差動増幅回路の出力信号を入力
として接続され、本回路のピークレベル検出信号である
出力信号２を出力すると同時に第１及び第２の差動増幅
回路の逆相入力端子に接続される。カレントミラー回路
５は、ＰＮＰ）ランジスタＱ１８．Ｑ２８より成り前述
の第２の差動増幅回路に挿入されたＮＰＮ）ランジスタ
Ｑ１７のベース電流が基準電流と成るように接続され、
ＰＮＰ ）ランジスタＱ１８のコレクタがこのカレント
ミラー回路５の出力端子となる。ＰＮＰ ）ランジスタ
Ｑ１９は、エミッタが前述のカレントミラー回路５の出
力端子に、ベースがＱ１４のコレクタに、コレクタがＱ
１４のベースに接続される。
本実施例において、第２の実施例と異なる構成部分、即
ち、カレントミラー回路５の出力端子Ｑ１８のコレクタ
と第２の差動増幅回路の入力端子で’ＪるＱ１４０ベー
スとの間に挿入されたトランジスタＱ１９は、ＰＮＰ
）ランジスタＱ１８．Ｑ２８で構成されるカレントミラ
ー回路５の電流比精度を向上するためであり、トランジ
スタ０１８とＱ２８のコレクターエミッタ間の電ＥＥＶ
ｃｅを等しくしており、即ち、トランジスタＱ１８．Ｑ
２８のアーリー電圧効果による電流誤差を軽減している
。
ち、カレントミラー回路５の出力端子Ｑ１８のコレクタ
と第２の差動増幅回路の入力端子で’ＪるＱ１４０ベー
スとの間に挿入されたトランジスタＱ１９は、ＰＮＰ
）ランジスタＱ１８．Ｑ２８で構成されるカレントミラ
ー回路５の電流比精度を向上するためであり、トランジ
スタ０１８とＱ２８のコレクターエミッタ間の電ＥＥＶ
ｃｅを等しくしており、即ち、トランジスタＱ１８．Ｑ
２８のアーリー電圧効果による電流誤差を軽減している
。
次に本発明の第４の実施例について説明する。
第４図は本発明の第４の実施例を説明するための回路図
である。本実施例は第１図に示す第１の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースをＱ
２１のコレクタに接続して挿入した点が異なっている。
である。本実施例は第１図に示す第１の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースをＱ
２１のコレクタに接続して挿入した点が異なっている。
本実施例において、第１の実施例と異なる部分、即ち、
第１の差動増幅回路３の入力段トランジスタＱｌｌとそ
のコレクタ負荷であるトランジスタＱ１２との間に挿入
されたＮＰ、Ｎ）ランシスタＱ３１は、第１の差動増幅
回路３の入力オフセット電圧を低減するためであり、ト
ランジスタＱｌｌのコレクタ電位をトランジスタＱ２１
のコレクタ電位より常にトランジスタＱ３１のベース−
エミッタ間電位分だけ低い電位に保ち、トランジスタＱ
ｌ １．Ｑ２１の７−リー電圧効果に起因する第１の差
動増幅回路の入力オフセット電圧を低減している。
第１の差動増幅回路３の入力段トランジスタＱｌｌとそ
のコレクタ負荷であるトランジスタＱ１２との間に挿入
されたＮＰ、Ｎ）ランシスタＱ３１は、第１の差動増幅
回路３の入力オフセット電圧を低減するためであり、ト
ランジスタＱｌｌのコレクタ電位をトランジスタＱ２１
のコレクタ電位より常にトランジスタＱ３１のベース−
エミッタ間電位分だけ低い電位に保ち、トランジスタＱ
ｌ １．Ｑ２１の７−リー電圧効果に起因する第１の差
動増幅回路の入力オフセット電圧を低減している。
次に本発明の第５の実施例について説明する。
第５図は本発明の第５の実施例を説明するための回路図
である。本実施例は第２図に示す第２の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースを０
２１のコレクタに接続して挿入した点が異なっている。
である。本実施例は第２図に示す第２の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースを０
２１のコレクタに接続して挿入した点が異なっている。
本実施例は第２の実施例に第４の実施例を適用したもの
であり、第２の差動増幅回路の入力ベース電流による誤
差の低減と第１の差動増幅回路の入力オフセット電圧に
よる誤差の低減とを可能としたものである。
であり、第２の差動増幅回路の入力ベース電流による誤
差の低減と第１の差動増幅回路の入力オフセット電圧に
よる誤差の低減とを可能としたものである。
次に本発明の第６の実施例について説明する。
第６図は本発明の第６の実施例を説明するための回路図
である。本実施例は第３図に示す第３の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースをＱ
２１のコレクタに接続して挿入した点が異なっている。
である。本実施例は第３図に示す第３の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースをＱ
２１のコレクタに接続して挿入した点が異なっている。
本実施例は第３の実施例に第４の実施例を適用したもの
であり、第５の実施例よりもより一層、第２の差動増幅
回路の入力段トランジスタのベス電流による誤差を低減
させたものである。
であり、第５の実施例よりもより一層、第２の差動増幅
回路の入力段トランジスタのベス電流による誤差を低減
させたものである。
次に本発明の第７の実施例について説明する。
第７図は本発明の第７の実施例を説明するための回路図
である。本実施例は第１図に示す第１の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランシスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースをＱ
２２のコレクタに接続して挿入した点と、逆相側入力段
トランジスタＱ２１とそのコレクタ負荷としてのＰＮＰ
）ランジスタＱ２２との間にダイオード接続したＮＰＮ
）ランジスタを順方向に挿入した点が異なっている。
である。本実施例は第１図に示す第１の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮ）ランシスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースをＱ
２２のコレクタに接続して挿入した点と、逆相側入力段
トランジスタＱ２１とそのコレクタ負荷としてのＰＮＰ
）ランジスタＱ２２との間にダイオード接続したＮＰＮ
）ランジスタを順方向に挿入した点が異なっている。
本実施例において、第１の実施例と異なる部分、即ち、
第１の差動増幅回路３の正相側入力段トランジスタＱｌ
ｌとそのコレクタ負荷であるトランジスタＱ１２との間
に挿入されたＮＰＮトランジスタＱ３１及び前記第１の
差動増幅回路の逆相側入力段トランジスタＱ２１とその
コレクタ負荷トしてのトランジスタＱ２２との間に挿入
されたトランジスタＱ３２は、第１の差動増１［回路３
の入力オフセット電圧を低減するためであり、トランジ
スタＱｌｌのコレクタ電位をトランジスタＱ２１のコレ
クタ電位とほぼ同じ電位、即ち両電位を第１の差動増幅
回路の出力電圧であるトランジスタＱ２２のコレクタ電
位よりもベース−エミッタ間電位降下−段分低い電位に
保ち、トランジスタＱ１１、Ｑ２１のアーリー電圧効果
に起因する第１の差動増幅回路の入力オフセット電圧を
著しく低減している。
第１の差動増幅回路３の正相側入力段トランジスタＱｌ
ｌとそのコレクタ負荷であるトランジスタＱ１２との間
に挿入されたＮＰＮトランジスタＱ３１及び前記第１の
差動増幅回路の逆相側入力段トランジスタＱ２１とその
コレクタ負荷トしてのトランジスタＱ２２との間に挿入
されたトランジスタＱ３２は、第１の差動増１［回路３
の入力オフセット電圧を低減するためであり、トランジ
スタＱｌｌのコレクタ電位をトランジスタＱ２１のコレ
クタ電位とほぼ同じ電位、即ち両電位を第１の差動増幅
回路の出力電圧であるトランジスタＱ２２のコレクタ電
位よりもベース−エミッタ間電位降下−段分低い電位に
保ち、トランジスタＱ１１、Ｑ２１のアーリー電圧効果
に起因する第１の差動増幅回路の入力オフセット電圧を
著しく低減している。
次に本発明の第８の実施例について説明する。
第８図は本発明の第８の実施例を説明するための回路図
である。本実施例は第２図に示す第２の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮトランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースを０
２２のコレクタに接続して挿入した点と、逆相側入力段
トランジスタＱ２１とそのコレクタ負荷としてのＰＮＰ
）ランジスタＱ２２との間にダイオード接続したＮＰＮ
）ランジスタを順方向に挿入した点が異なっている。
である。本実施例は第２図に示す第２の実施例において
、第１の差動増幅回路３の正相側入力段トランジスタＱ
ｌｌとそのコレクタ負荷であるトランジスタＱ１２との
間にＮＰＮトランジスタＱ３１を、エミッタをＱｌｌの
コレクタ、コレクタをＱ１２のコレクタ及びベースを０
２２のコレクタに接続して挿入した点と、逆相側入力段
トランジスタＱ２１とそのコレクタ負荷としてのＰＮＰ
）ランジスタＱ２２との間にダイオード接続したＮＰＮ
）ランジスタを順方向に挿入した点が異なっている。
本実施例は第２の実施例に第７の実施例を適用したもの
であり、第２の差動増幅回路の入力ベース電流による誤
差の低減と第１の差動増幅回路の入力オフセット電圧に
よる誤差のより一層の低減とを可能としたものである。
であり、第２の差動増幅回路の入力ベース電流による誤
差の低減と第１の差動増幅回路の入力オフセット電圧に
よる誤差のより一層の低減とを可能としたものである。
次に本発明の第９の実施例について説明する。
第９は本発明の第９の実施例を説明するための回路図で
ある。本実施例は第３図に示す第３の実施例において、
第１の差動増幅回路３の正相側入力段トランジスタＱｌ
ｌとそのコレクタ負荷であるトランジスタＱ１２との間
にＮＰＮ）ランシスタＱ３１を、エミッタをＱｌｌのコ
レクタ、コレクタを０１２のコレクタ及びベースをＱ２
２のコレクタに接続して挿入した点と、逆相側入力段ト
ランジスタＱ２１とそのコレクタ負荷としてのＰＮＰト
ランジスタＱ２２との間にダイオード接続したＮＰＮ）
ランシスタを順方向に挿入した点が異なっている。
ある。本実施例は第３図に示す第３の実施例において、
第１の差動増幅回路３の正相側入力段トランジスタＱｌ
ｌとそのコレクタ負荷であるトランジスタＱ１２との間
にＮＰＮ）ランシスタＱ３１を、エミッタをＱｌｌのコ
レクタ、コレクタを０１２のコレクタ及びベースをＱ２
２のコレクタに接続して挿入した点と、逆相側入力段ト
ランジスタＱ２１とそのコレクタ負荷としてのＰＮＰト
ランジスタＱ２２との間にダイオード接続したＮＰＮ）
ランシスタを順方向に挿入した点が異なっている。
本実施例は第３図の実施例に第７の実施例を適用したも
のであり、第８の実施例によりもより一層、第２の差動
増幅回路の入力段トランジスタのベース電流による誤差
を低減させたものである。
のであり、第８の実施例によりもより一層、第２の差動
増幅回路の入力段トランジスタのベース電流による誤差
を低減させたものである。
以上説明したように、本発明によれば第１の差動増幅回
路の逆相入力端子に直接、回路の出力端子の出力信号か
ら帰還をかけることにより、第２０差動増幅回路の入力
オフセット電圧に起因する出力信号の誤差を低減する効
果がある。又、第２の差動増幅回路の正相入力端子の入
力電流を検出する回路と、これと等しい電流を出力する
カレントミラー回路を付加することにより第２の差動増
幅回路の正相入力端子の入力電流に起因する出力信号に
生ずる誤差を著しく低減し、このカレントミラー回路と
第２の差動増幅回路の正相入力端子の間に挿入したトラ
ンジスタによりカレントミラー回路の電流精度を著しく
向上することが可能となり、上記の第２の差動増幅回路
の正相入力端子に流れる入力電流のキャンセル効果を一
層高める効果がある。更に、第１の差動増幅回路の正相
入力段トランジスタとそのコレクタ負荷トランジスタと
の間にトランジスタを挿入することにより第１の差動増
幅回路の正相入力段トランジスタと逆相入力段トランジ
スタのコレクタ電位を一定の関係に保つことで、第１の
差動増幅回路の入力オフセット電圧を著しく低減し、第
１の差動増幅回路の逆相入力段トランジスタとそのコレ
クタ負荷トランジスタとの間にダイオード接続されたト
ランジスタを追加することで、第１の差動増幅回路の正
逆両入力段トランジスタのコレクタ電位をほぼ等しくす
ることが出来、第１の差動増幅回路の入力オフセット電
圧に起因する出力信号の誤差をより一層低減することが
可能となる。
路の逆相入力端子に直接、回路の出力端子の出力信号か
ら帰還をかけることにより、第２０差動増幅回路の入力
オフセット電圧に起因する出力信号の誤差を低減する効
果がある。又、第２の差動増幅回路の正相入力端子の入
力電流を検出する回路と、これと等しい電流を出力する
カレントミラー回路を付加することにより第２の差動増
幅回路の正相入力端子の入力電流に起因する出力信号に
生ずる誤差を著しく低減し、このカレントミラー回路と
第２の差動増幅回路の正相入力端子の間に挿入したトラ
ンジスタによりカレントミラー回路の電流精度を著しく
向上することが可能となり、上記の第２の差動増幅回路
の正相入力端子に流れる入力電流のキャンセル効果を一
層高める効果がある。更に、第１の差動増幅回路の正相
入力段トランジスタとそのコレクタ負荷トランジスタと
の間にトランジスタを挿入することにより第１の差動増
幅回路の正相入力段トランジスタと逆相入力段トランジ
スタのコレクタ電位を一定の関係に保つことで、第１の
差動増幅回路の入力オフセット電圧を著しく低減し、第
１の差動増幅回路の逆相入力段トランジスタとそのコレ
クタ負荷トランジスタとの間にダイオード接続されたト
ランジスタを追加することで、第１の差動増幅回路の正
逆両入力段トランジスタのコレクタ電位をほぼ等しくす
ることが出来、第１の差動増幅回路の入力オフセット電
圧に起因する出力信号の誤差をより一層低減することが
可能となる。
第１図は本発明の第１の実施例を説明するための回路図
、第２図は本発明の第２の実施例を説明するための回路
図、第３図は本発明の第３の実施例を説明するための回
路図、第４図は本発明の第４の実施例を説明するための
回路図、第５図は本発明の第５の実施例を説明するため
の回路図、第６図は本発明の第６の実施例を説明するた
めの回路図、第７図は本発明の第７の実施例を説明する
ための回路図、第８図は本発明の第８の実施例を説明す
るための回路図、第９図は本発明の第９の実施例を説明
するための回路図、第１０図及び第１１図は従来例を説
明するための回路図である。 １・・・・・・信号入力端子、２・・・・・・信号出力
端子、３・・・・・・第１の差動増幅回路、４・・・・
・・第２の差動増幅回路、５・・・・・・カレントミラ
ー回路、Ｑｌｌ、Ｃ２１゜Ｑｌ ３．Ｑｌ ４．Ｃ２４
，Ｑｌ ６．Ｑｌ ７．Ｃ３１゜Ｃ３２・・・・・・Ｎ
ＰＮ）ランジスタ、Ｃ１２，Ｃ２２゜Ｑｌ ５．Ｃ２５
，Ｑｌ ８．Ｃ２８，Ｑｌ ９・・・・・・ＰＮＰ）ラ
ンジスタ、ＩＥＥＩ、ＩＥＥ２．ＩＥＥ３・・・・・・
定電流源、Ｃ１・・・・・・コンデンサ、ＶＣｃ・・・
・・・高電位電圧源、ＶＥＲ・・・・・・低電位電圧源
。
、第２図は本発明の第２の実施例を説明するための回路
図、第３図は本発明の第３の実施例を説明するための回
路図、第４図は本発明の第４の実施例を説明するための
回路図、第５図は本発明の第５の実施例を説明するため
の回路図、第６図は本発明の第６の実施例を説明するた
めの回路図、第７図は本発明の第７の実施例を説明する
ための回路図、第８図は本発明の第８の実施例を説明す
るための回路図、第９図は本発明の第９の実施例を説明
するための回路図、第１０図及び第１１図は従来例を説
明するための回路図である。 １・・・・・・信号入力端子、２・・・・・・信号出力
端子、３・・・・・・第１の差動増幅回路、４・・・・
・・第２の差動増幅回路、５・・・・・・カレントミラ
ー回路、Ｑｌｌ、Ｃ２１゜Ｑｌ ３．Ｑｌ ４．Ｃ２４
，Ｑｌ ６．Ｑｌ ７．Ｃ３１゜Ｃ３２・・・・・・Ｎ
ＰＮ）ランジスタ、Ｃ１２，Ｃ２２゜Ｑｌ ５．Ｃ２５
，Ｑｌ ８．Ｃ２８，Ｑｌ ９・・・・・・ＰＮＰ）ラ
ンジスタ、ＩＥＥＩ、ＩＥＥ２．ＩＥＥ３・・・・・・
定電流源、Ｃ１・・・・・・コンデンサ、ＶＣｃ・・・
・・・高電位電圧源、ＶＥＲ・・・・・・低電位電圧源
。
Claims (1)
- 【特許請求の範囲】 １、入力信号を第１の差動増幅回路の正相入力端子に供
給し、該第１の差動増幅回路の出力信号を第１のエミッ
タホロワ回路を介してコンデンサに充電せしめ、このコ
ンデンサの電荷を第２の差動増幅回路の正相入力端子に
入力したピークレベル検出回路において、前記第２の差
動増幅回路の出力信号を第２のエミッタホロワ回路を介
して前記第１及び第２の差動増幅回路の逆相入力端子に
帰還することを特徴とするピークレベル検出回路。 ２、前記第２の差動増幅回路を構成する正相入力側入力
段トランジスタとコレクタ負荷との間に該入力段トラン
ジスタと同極性の第１のトランジスタを接続し、該第１
のトランジスタのベース電流を基準電流源とし出力電流
を前記第２の差動増幅回路の正相入力端子に帰還するカ
レントミラー回路を設けたことを特徴する特許請求の範
囲第１項記載のピークレベル検出回路。 ３、前記第２の差動増幅回路の入力段トランジスタとは
逆極性の第２のトランジスタのエミッタを前記カレント
ミラー回路の出力端子に、ベースを前記第２の差動増幅
回路の入力段トランジスタのコレクタに、コレクタを前
記第２の差動増幅回路の正相入力端子に接続することを
特徴とする特許請求の範囲第２項記載のピークレベル検
出回路。 ４、前記第１の差動増幅回路を構成する正相入力側入力
段トランジスタとコレクタ負荷との間に該入力段トラン
ジスタと同極性の第３のトランジスタのエミッタを該入
力段トランジスタのコレクタに、コレクタを前記コレク
タ負荷とに接続する形で挿入し、該第３のトランジスタ
のベースを前記第１の差動増幅回路の逆相入力側入力段
トランジスタのコレクタに接続することを特徴する特許
請求の範囲第１項、第２項または第３項記載のピークレ
ベル検出回路。 ５、前記第１の差動増幅回路を構成する逆相入力段トラ
ンジスタのコレクタと該トランジスタのコレクタ負荷と
の間に、前記第３のトランジスタと同極性の第４のトラ
ンジスタをダイオード接続し、順方向極性に挿入した事
を特徴とする特許請求項の範囲第４項記載のピークレベ
ル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340901A JP2638297B2 (ja) | 1989-12-25 | 1990-11-30 | ピークレベル検出回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33744289 | 1989-12-25 | ||
| JP1-337442 | 1989-12-25 | ||
| JP2340901A JP2638297B2 (ja) | 1989-12-25 | 1990-11-30 | ピークレベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246469A true JPH03246469A (ja) | 1991-11-01 |
| JP2638297B2 JP2638297B2 (ja) | 1997-08-06 |
Family
ID=26575794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340901A Expired - Fee Related JP2638297B2 (ja) | 1989-12-25 | 1990-11-30 | ピークレベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638297B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368591A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | ピークホールド回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957171A (ja) * | 1982-09-28 | 1984-04-02 | Toshiba Corp | ピ−ク電圧検出回路 |
| JPS59211866A (ja) * | 1983-05-06 | 1984-11-30 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ピ−ク検出器 |
| JPS6348469A (ja) * | 1986-08-19 | 1988-03-01 | Matsushita Electric Ind Co Ltd | 検波回路 |
| JPH03181868A (ja) * | 1989-11-27 | 1991-08-07 | Motorola Inc | ピーク検出器 |
-
1990
- 1990-11-30 JP JP2340901A patent/JP2638297B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957171A (ja) * | 1982-09-28 | 1984-04-02 | Toshiba Corp | ピ−ク電圧検出回路 |
| JPS59211866A (ja) * | 1983-05-06 | 1984-11-30 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ピ−ク検出器 |
| JPS6348469A (ja) * | 1986-08-19 | 1988-03-01 | Matsushita Electric Ind Co Ltd | 検波回路 |
| JPH03181868A (ja) * | 1989-11-27 | 1991-08-07 | Motorola Inc | ピーク検出器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368591A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | ピークホールド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638297B2 (ja) | 1997-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |