JPH03248558A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03248558A JPH03248558A JP2046837A JP4683790A JPH03248558A JP H03248558 A JPH03248558 A JP H03248558A JP 2046837 A JP2046837 A JP 2046837A JP 4683790 A JP4683790 A JP 4683790A JP H03248558 A JPH03248558 A JP H03248558A
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- JP
- Japan
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- film
- insulating film
- load
- gate electrodes
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＳＲＡＭと称されており、駆動用のトランジ
スタと負荷素子とから成るフリップフロップを用いてメ
モリセルが構成されている半導体メモリに関するもので
ある。
スタと負荷素子とから成るフリップフロップを用いてメ
モリセルが構成されている半導体メモリに関するもので
ある。
本発明は、上記の様な半導体メモリにおいて、駆動用の
トランジスタのゲート電極上にこのゲート電極と同一パ
ターンの負荷素子を、絶縁膜を介して積層させることに
よって、負荷素子として抵抗素子を用いても、良好なデ
ータ保持特性を維持したまま消費電力を低減させること
ができ、また負荷素子が負荷用のトランジスタであれば
、良好なデータ保持特性を得ることができる様にしたも
のである。
トランジスタのゲート電極上にこのゲート電極と同一パ
ターンの負荷素子を、絶縁膜を介して積層させることに
よって、負荷素子として抵抗素子を用いても、良好なデ
ータ保持特性を維持したまま消費電力を低減させること
ができ、また負荷素子が負荷用のトランジスタであれば
、良好なデータ保持特性を得ることができる様にしたも
のである。
〔従来の技術］
高集積化が可能なＳＲＡＭとして、抵抗負荷型ＳＲＡＭ
が従来から一般に知られており、また近時において積層
ＣＭＯ３型ＳＲＡＭが登場してきた（例えば「日経マイ
クロデバイスＪ （１９８８，９）ｐ。
が従来から一般に知られており、また近時において積層
ＣＭＯ３型ＳＲＡＭが登場してきた（例えば「日経マイ
クロデバイスＪ （１９８８，９）ｐ。
１２３−１３０）。
しかし、従来の抵抗負荷型ＳＲＡＭでは、良好なデータ
保持特性を維持したまま消費電力を低減させることが困
難である。
保持特性を維持したまま消費電力を低減させることが困
難である。
一方、上記積層ＣＶＤ３型ＳＲＡＭでは、駆動用のトラ
ンジスタと負荷用のトランジスタとでゲート電極を共有
しているが、負荷用のトランジスタの良質なゲート絶縁
膜を形成することができない。
ンジスタと負荷用のトランジスタとでゲート電極を共有
しているが、負荷用のトランジスタの良質なゲート絶縁
膜を形成することができない。
このため、ゲート絶縁膜を厚くする必要があり、負荷用
のトランジスタの電流駆動能力が低くて、良好なデータ
保持特性を得ることができない。
のトランジスタの電流駆動能力が低くて、良好なデータ
保持特性を得ることができない。
本発明による半導体メモリでは、駆動用のトランジスタ
２３．２４のゲート電極２３ａ、２４ａ上にこのゲート
電極２３ａ、２４ａと同一パターンの負荷素子３２．３
１．４５．４６が絶縁膜１６を介して積層されている。
２３．２４のゲート電極２３ａ、２４ａ上にこのゲート
電極２３ａ、２４ａと同一パターンの負荷素子３２．３
１．４５．４６が絶縁膜１６を介して積層されている。
本発明による半導体メモリでは、負荷素子３２．３１．
４５．４６のパターンに対して絶縁膜１６と駆動用のト
ランジスタ２３．２４のゲート電極２３ａ、２４ａとを
自己整合的にバターニングすることができるので、駆動
用のトランジスタ２３．２４のソース・ドレイン領域３
６ａ〜３６ｄを形成する前に、ゲート電極２３ａ、２４
ａ上に絶縁膜１６を形成しておくことができる。
４５．４６のパターンに対して絶縁膜１６と駆動用のト
ランジスタ２３．２４のゲート電極２３ａ、２４ａとを
自己整合的にバターニングすることができるので、駆動
用のトランジスタ２３．２４のソース・ドレイン領域３
６ａ〜３６ｄを形成する前に、ゲート電極２３ａ、２４
ａ上に絶縁膜１６を形成しておくことができる。
このため、高温の酸化が可能であり、良質の絶縁膜１６
を形成することができるので、この絶縁膜１６は薄くて
もよい。この結果、負荷素子３２．３１．４５．４６に
対して、ゲート電極２３ａ、２４ａの電界の影響を強く
与えることができる。
を形成することができるので、この絶縁膜１６は薄くて
もよい。この結果、負荷素子３２．３１．４５．４６に
対して、ゲート電極２３ａ、２４ａの電界の影響を強く
与えることができる。
従って、負荷素子３２．３１．４５．４６が抵抗素子３
２．３１であれば、この抵抗素子３２．３１を可変抵抗
として動作させることができる。
２．３１であれば、この抵抗素子３２．３１を可変抵抗
として動作させることができる。
また、負荷素子３２．３１．４５．４６がトランジスタ
４５．４６であれば、この負荷用のトランジスタ４５．
４６の電流駆動能力を向上させることができる。
４５．４６であれば、この負荷用のトランジスタ４５．
４６の電流駆動能力を向上させることができる。
（実施例］
以下、本発明の第１及び第２実施例を、第１図〜第５図
を参照しながら説明する。
を参照しながら説明する。
第１図〜第３図は、抵抗負荷型ＳＲＡＭに適用した第１
実施例を示している。この第１実施例を製造するには、
第２Ａ図に示す様に、Ｓｉ基板１１の表面に素子分離用
のＳｉＯ□膜１２とゲート絶縁膜であるＳｉＯ□膜１３
膜間３成する。
実施例を示している。この第１実施例を製造するには、
第２Ａ図に示す様に、Ｓｉ基板１１の表面に素子分離用
のＳｉＯ□膜１２とゲート絶縁膜であるＳｉＯ□膜１３
膜間３成する。
そして、埋込コンタクト用のコンタクト孔１４ａ〜１４
ｃをＳｉＯ□膜１３膜間３し、この状態で、ｎ型の不純
物を含有する多結晶Ｓｉ膜１５ａとシリサイド膜１５ｂ
とから成るポリサイド膜１５を堆積させる。但し、ポリ
サイド膜１５の代りに、多結晶Ｓｉ膜のみを用いてもよ
い。
ｃをＳｉＯ□膜１３膜間３し、この状態で、ｎ型の不純
物を含有する多結晶Ｓｉ膜１５ａとシリサイド膜１５ｂ
とから成るポリサイド膜１５を堆積させる。但し、ポリ
サイド膜１５の代りに、多結晶Ｓｉ膜のみを用いてもよ
い。
その後、ポリサイド膜１５を高温で酸化することによっ
てこのポリサイド膜１５の表面に薄いＳｉＯ□膜１６膜
形６し、コンタクト孔１７ａ、１７ｂをＳｉＯ□膜１６
膜形６する。そして、第２層目の多結晶Ｓｉ膜１８を堆
積させ、所定の抵抗値を得るためのｎ型の不純物のイオ
ン注入を多結晶Ｓｉ膜１８に対して行う。そして更に、
多結晶Ｓｉ膜１８上に、Ｓｉｎ、膜２１を形成する。
てこのポリサイド膜１５の表面に薄いＳｉＯ□膜１６膜
形６し、コンタクト孔１７ａ、１７ｂをＳｉＯ□膜１６
膜形６する。そして、第２層目の多結晶Ｓｉ膜１８を堆
積させ、所定の抵抗値を得るためのｎ型の不純物のイオ
ン注入を多結晶Ｓｉ膜１８に対して行う。そして更に、
多結晶Ｓｉ膜１８上に、Ｓｉｎ、膜２１を形成する。
次に、第２Ｂ図に示す様に、Ｓｉｎ、膜２１と多結晶Ｓ
ｉ膜１８と５ｉＯｚ膜１６とポリサイド膜１５とを同一
のパターンで一時にパターニングする。
ｉ膜１８と５ｉＯｚ膜１６とポリサイド膜１５とを同一
のパターンで一時にパターニングする。
この結果、フリップフロップ２２の駆動用のトランジス
タ２３．２４のゲート電極２３ａ、２４ａと、転送用の
トランジスタ２５．２６のゲート電極つまりワード線２
７とが、ポリサイド膜１５によって形成される。
タ２３．２４のゲート電極２３ａ、２４ａと、転送用の
トランジスタ２５．２６のゲート電極つまりワード線２
７とが、ポリサイド膜１５によって形成される。
また、フリップフロップ２２の負荷抵抗３１．３２が、
多結晶５ｉｌｌ１８によって形成される。その後、パタ
ーニング済のＳｉＯ□膜２１をマスクにした不純物のイ
オン注入によって、Ｓｉ基板１１中にｎ−領域３３を形
成する。
多結晶５ｉｌｌ１８によって形成される。その後、パタ
ーニング済のＳｉＯ□膜２１をマスクにした不純物のイ
オン注入によって、Ｓｉ基板１１中にｎ−領域３３を形
成する。
次に、第２Ｃ図に示す様に、ＳｉＯ□膜３４のＣＶＤに
よる堆積及びＲＩＥによって、ゲート電極２３ａ、２４
ａ及びワード線２７等の側壁として５ｔ０２膜３４を残
す。
よる堆積及びＲＩＥによって、ゲート電極２３ａ、２４
ａ及びワード線２７等の側壁として５ｔ０２膜３４を残
す。
そして、この状態で再び不純物をイオン注入することに
よって、Ｓｉ基板１１中にｎ″領域３５を形成する。な
お、Ｓｉ基板１１のうちでコンタクト孔１４ａ〜１４ｃ
を介してゲート電極２３ａ、２４ａに接している部分に
も、ゲート電極２３ａ３２４ａからｎ型の不純物が固相
拡散する。
よって、Ｓｉ基板１１中にｎ″領域３５を形成する。な
お、Ｓｉ基板１１のうちでコンタクト孔１４ａ〜１４ｃ
を介してゲート電極２３ａ、２４ａに接している部分に
も、ゲート電極２３ａ３２４ａからｎ型の不純物が固相
拡散する。
この様にして、ＬＤＤ構造のトランジスタ２３〜２６の
ソース・ドレイン領域である不純物領域３６ａ〜３６ｇ
が、Ｓｉ基板１１中に形成される。
ソース・ドレイン領域である不純物領域３６ａ〜３６ｇ
が、Ｓｉ基板１１中に形成される。
次に、眉間絶縁膜（図示せず）を堆積させ、負荷抵抗３
１．３２のうちのコンタクト孔１７ａ、１７ｂとは反対
側の端部に達するコンタクト孔３７ａ、３７ｂを開口す
る。
１．３２のうちのコンタクト孔１７ａ、１７ｂとは反対
側の端部に達するコンタクト孔３７ａ、３７ｂを開口す
る。
そして、この状態で第３層目の多結晶Ｓｉ膜を堆積させ
、この多結晶Ｓｉ膜をパターニングすることによって、
電源線３８と接地線４１とを形成する。
、この多結晶Ｓｉ膜をパターニングすることによって、
電源線３８と接地線４１とを形成する。
なお接地線４１は、コンタクト孔（図示せず）を介して
、不純物領域３６ａ、３６ｃに接続されている。
、不純物領域３６ａ、３６ｃに接続されている。
その後、更に眉間絶縁膜（図示せず）を堆積させ、不純
物領域３６ｆ、３６ｇに達するコンタクト孔４２ａ、４
２ｂを開口し、これらのコンタクト孔４２ａ、４２ｂを
介してビット線４３．４４を不純物領域３６ｆ、３６ｇ
に接続させる。
物領域３６ｆ、３６ｇに達するコンタクト孔４２ａ、４
２ｂを開口し、これらのコンタクト孔４２ａ、４２ｂを
介してビット線４３．４４を不純物領域３６ｆ、３６ｇ
に接続させる。
以上の様にして製造した第１実施例では、不純物領域３
６ａ〜３６ｇよりも前にＳｉＯ□膜１６膜形６されてい
るので、既述の様にこの５ｉＯｚ膜１６を高温の酸化に
よって形成することができる。このため、５ｉＯｚ膜１
６の膜質が良く、このＳｉＯ□膜１６膜形６てよい。従
って負荷抵抗３１．３２は、ゲート電極２４ａ、２３ａ
の電界の影響を強く受け、可変抵抗として動作する。
６ａ〜３６ｇよりも前にＳｉＯ□膜１６膜形６されてい
るので、既述の様にこの５ｉＯｚ膜１６を高温の酸化に
よって形成することができる。このため、５ｉＯｚ膜１
６の膜質が良く、このＳｉＯ□膜１６膜形６てよい。従
って負荷抵抗３１．３２は、ゲート電極２４ａ、２３ａ
の電界の影響を強く受け、可変抵抗として動作する。
即ち、ゲート電極２４ａ、２３ａが高電位のとき、つま
り記憶ノードが高論理レベルのときは、負荷抵抗３１．
３２はやや低抵抗になる。逆に、ゲート電極２４ａ、２
３ａが低電位のとき、つまり記憶ノードが低論理レベル
のときは、負荷抵抗３１．３２は更に高抵抗になるかま
たは元の抵抗値のままである。
り記憶ノードが高論理レベルのときは、負荷抵抗３１．
３２はやや低抵抗になる。逆に、ゲート電極２４ａ、２
３ａが低電位のとき、つまり記憶ノードが低論理レベル
のときは、負荷抵抗３１．３２は更に高抵抗になるかま
たは元の抵抗値のままである。
この結果、この第１実施例では、良好なデータ保持特性
を維持したまま、消費電力を低減させることができる。
を維持したまま、消費電力を低減させることができる。
また、Ｓｉｎｇ膜１６膜薄６てよいので、段差が少なく
、ビット線４３．４４等の信転性が高い。しかも、Ｓｉ
Ｏ□膜２１膜質１抵抗３１．３２とＳｉＯ□膜１６膜形
６ト電極２３ａ、２４ａ及びワード線２７とを一時にパ
ターニングすることができるので、プロセスが簡単であ
る。
、ビット線４３．４４等の信転性が高い。しかも、Ｓｉ
Ｏ□膜２１膜質１抵抗３１．３２とＳｉＯ□膜１６膜形
６ト電極２３ａ、２４ａ及びワード線２７とを一時にパ
ターニングすることができるので、プロセスが簡単であ
る。
なお、負荷抵抗３１．３２の抵抗値を調整するためのｎ
型の不純物の濃度も、ｎ−領域３３を形成するためのｎ
型の不純物の濃度も、共に１×１０′２〜１×１０１３
０「２のオーダである。
型の不純物の濃度も、ｎ−領域３３を形成するためのｎ
型の不純物の濃度も、共に１×１０′２〜１×１０１３
０「２のオーダである。
従って、ＳｉＯ□膜２１膜質１しなければ、負荷抵抗３
１．３２に対する不純物のイオン注入と、ｎ領域３３を
形成するための不純物のイオン注入とを兼ねることがで
きる。
１．３２に対する不純物のイオン注入と、ｎ領域３３を
形成するための不純物のイオン注入とを兼ねることがで
きる。
但し、負荷抵抗３１．３２を露出させた状態で、ｎ１領
域３５を形成するための不純物のイオン注入を行うと、
負荷抵抗３１．３２の抵抗値が低くなり過ぎる。従って
、このときは負荷抵抗３１．３２をレジストでマスクし
ておく必要がある。
域３５を形成するための不純物のイオン注入を行うと、
負荷抵抗３１．３２の抵抗値が低くなり過ぎる。従って
、このときは負荷抵抗３１．３２をレジストでマスクし
ておく必要がある。
第４図及び第５図は、積層ＣＭＯ３型ＳＲＡＭに適用し
た第２実施例を示している。この第２実施例の製造に際
しても、不純物領域３６ａ〜３６ｇの形成までは、上述
の第１実施例の場合と略同様にして行う。
た第２実施例を示している。この第２実施例の製造に際
しても、不純物領域３６ａ〜３６ｇの形成までは、上述
の第１実施例の場合と略同様にして行う。
但し、５ｉＯｚ膜１６にコンタクト孔１７ａ、１７ｂは
開口しない。また、ゲート電極２３ａ、２４ａ上の多結
晶Ｓｉ膜１８が負荷用のトランジスタ４５．４６の能動
層４７．４８になるので、これらの能動層４７．４８に
Ｐ゛領域４７ａ、４８ａ、ｎ領域４７ｂ、４８ｂ及びｐ
°領域４７ｃ、４８Ｃを形成する。
開口しない。また、ゲート電極２３ａ、２４ａ上の多結
晶Ｓｉ膜１８が負荷用のトランジスタ４５．４６の能動
層４７．４８になるので、これらの能動層４７．４８に
Ｐ゛領域４７ａ、４８ａ、ｎ領域４７ｂ、４８ｂ及びｐ
°領域４７ｃ、４８Ｃを形成する。
トランジスタ２３．４５はゲート電極２３ａを共有して
おり、５ｉ０２膜１６がトランジスタ４５のゲート絶縁
膜になっている。トランジスタ２４．４６もゲート電極
２４ａを共有しており、ＳｉＯ□膜１６膜形６ンジスタ
４６のゲート絶縁膜になっている。
おり、５ｉ０２膜１６がトランジスタ４５のゲート絶縁
膜になっている。トランジスタ２４．４６もゲート電極
２４ａを共有しており、ＳｉＯ□膜１６膜形６ンジスタ
４６のゲート絶縁膜になっている。
その後、眉間絶縁膜（図示せず）を堆積させ、ｐ“領域
４７ａ、４７ｃ、４８ａ、４８ｃに達するコンタクト孔
５１ａ〜５１ｄと、不純物領域３６ｂ、３６ｄに達する
コンタクト孔５１ｅ、５１ｆとを開口する。そして、こ
の状態で第３層目の多結晶Ｓｉ膜を堆積させ且つパター
ニングすることによって、電源線３日と配線層５２．５
３とを形成する。
４７ａ、４７ｃ、４８ａ、４８ｃに達するコンタクト孔
５１ａ〜５１ｄと、不純物領域３６ｂ、３６ｄに達する
コンタクト孔５１ｅ、５１ｆとを開口する。そして、こ
の状態で第３層目の多結晶Ｓｉ膜を堆積させ且つパター
ニングすることによって、電源線３日と配線層５２．５
３とを形成する。
次に、眉間絶縁膜（図示せず）を堆積させ、不純物領域
３６ａ、３６ｃに達するコンタクト孔５４ａ、５４ｂを
開口する。そして、この状態で第４層目の多結晶Ｓｉ膜
を堆積させ且つバターニングすることによって、接地線
４１を形成する。
３６ａ、３６ｃに達するコンタクト孔５４ａ、５４ｂを
開口する。そして、この状態で第４層目の多結晶Ｓｉ膜
を堆積させ且つバターニングすることによって、接地線
４１を形成する。
その後、第１実施例と同様にして、ビット線４３．４４
を不純物領域３６ｆ、３６ｇに接続させる。
を不純物領域３６ｆ、３６ｇに接続させる。
以上の様にして製造した第２実施例でも、トランジスタ
４５．４６のゲート絶縁膜になっている５４０、膜１６
が薄くてよい。従って、チャネル領域であるｎ領域４７
ｂ、４８ｂは、ゲート電極２３ａ、２４ａの影響を強く
受ける。このため、トランジスタ４５．４６の電流駆動
能力が大きく、この第２実施例は良好なデータ保持特性
を有している。
４５．４６のゲート絶縁膜になっている５４０、膜１６
が薄くてよい。従って、チャネル領域であるｎ領域４７
ｂ、４８ｂは、ゲート電極２３ａ、２４ａの影響を強く
受ける。このため、トランジスタ４５．４６の電流駆動
能力が大きく、この第２実施例は良好なデータ保持特性
を有している。
本発明による半導体メモリでは、負荷素子が抵抗素子で
あれば、この抵抗素子を可変抵抗として動作させること
ができるので、良好なデータ保持特性を維持したまま消
費電力を低減させることができる。
あれば、この抵抗素子を可変抵抗として動作させること
ができるので、良好なデータ保持特性を維持したまま消
費電力を低減させることができる。
また、負荷素子がトランジスタであれば、このトランジ
スタの電流駆動能力を向上させることができるので、良
好なデータ保持特性を得ることができる。
スタの電流駆動能力を向上させることができるので、良
好なデータ保持特性を得ることができる。
第１図は本発明の第１実施例の平面図、第２図は第１実
施例の製造工程を順次に示しており第１図の■−■線に
沿う側断面図、第３図は第１実施例のメモリセルの等価
回路図、第４図は第２実施例の平面図、第５図は第２実
施例のメモリセルの等価回路図である。 なお図面に用いた符号において、 １６−−−−−−−−−−−−５ ｉ Ｏｚ膜２２−−
−−一・・−−−−−−−−−一−・フリップフロップ
２３．２４−−−−−−−−一駆動用のトランジスタ２
３ａ、２４ａ −−−−−ゲート電極３１．３２−−−
−−−−−一負荷抵抗４５．４６−−・−・−一−−−
負荷用のトランジスタである。
施例の製造工程を順次に示しており第１図の■−■線に
沿う側断面図、第３図は第１実施例のメモリセルの等価
回路図、第４図は第２実施例の平面図、第５図は第２実
施例のメモリセルの等価回路図である。 なお図面に用いた符号において、 １６−−−−−−−−−−−−５ ｉ Ｏｚ膜２２−−
−−一・・−−−−−−−−−一−・フリップフロップ
２３．２４−−−−−−−−一駆動用のトランジスタ２
３ａ、２４ａ −−−−−ゲート電極３１．３２−−−
−−−−−一負荷抵抗４５．４６−−・−・−一−−−
負荷用のトランジスタである。
Claims (1)
- 【特許請求の範囲】 駆動用のトランジスタと負荷素子とから成るフリップフ
ロップを用いてメモリセルが構成されている半導体メモ
リにおいて、 前記駆動用のトランジスタのゲート電極上にこのゲート
電極と同一パターンの前記負荷素子が絶縁膜を介して積
層されていることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046837A JPH03248558A (ja) | 1990-02-27 | 1990-02-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046837A JPH03248558A (ja) | 1990-02-27 | 1990-02-27 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03248558A true JPH03248558A (ja) | 1991-11-06 |
Family
ID=12758452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046837A Pending JPH03248558A (ja) | 1990-02-27 | 1990-02-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03248558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994180A (en) * | 1996-09-17 | 1999-11-30 | Nec Corporation | Method of making SRAM having part of load resistance layer functions as power supply line |
-
1990
- 1990-02-27 JP JP2046837A patent/JPH03248558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994180A (en) * | 1996-09-17 | 1999-11-30 | Nec Corporation | Method of making SRAM having part of load resistance layer functions as power supply line |
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