JPH03250226A - ウォッチドッグタイマー - Google Patents
ウォッチドッグタイマーInfo
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- JPH03250226A JPH03250226A JP2170285A JP17028590A JPH03250226A JP H03250226 A JPH03250226 A JP H03250226A JP 2170285 A JP2170285 A JP 2170285A JP 17028590 A JP17028590 A JP 17028590A JP H03250226 A JPH03250226 A JP H03250226A
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- 230000005856 abnormality Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 8
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- 238000012790 confirmation Methods 0.000 description 1
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- 239000013078 crystal Substances 0.000 description 1
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- 238000004092 self-diagnosis Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、クロック発振回路を有する電気回路の動作状
態を判定するウォッチドッグタイマーに関するものであ
る。
態を判定するウォッチドッグタイマーに関するものであ
る。
［従来の技術］
最近の電子回路は、時間の基準や信号処理をするため、
或いは他の機器とのタイミングを取るために内部にクロ
ック回路を内蔵するものが多くなっている。これらの電
子回路が正常に動作しているかを監視する方法としてウ
ォッチドッグタイマーが使われている。
或いは他の機器とのタイミングを取るために内部にクロ
ック回路を内蔵するものが多くなっている。これらの電
子回路が正常に動作しているかを監視する方法としてウ
ォッチドッグタイマーが使われている。
第２図は従来のウォッチドッグタイマーのブロック図で
ある。図において、２０１はＣＰＵ、２０２はウォッチ
ドッグタイマー、２０３は水晶振動子、２０４はＣＰ
Ｕ ２０１から出力されるクロック信号であり、２０５
はウォッチドッグタイマー２０２から出力されるリセッ
ト信号である。
ある。図において、２０１はＣＰＵ、２０２はウォッチ
ドッグタイマー、２０３は水晶振動子、２０４はＣＰ
Ｕ ２０１から出力されるクロック信号であり、２０５
はウォッチドッグタイマー２０２から出力されるリセッ
ト信号である。
ウォッチドッグタイマー２０２は、ＣＰ Ｕ ２（ＩＩ
から出力されるクロック信号２０４を監視しており、正
常時において設定された周期のクロック信号２０４が入
力している間はリセット信号を出力しない。
から出力されるクロック信号２０４を監視しており、正
常時において設定された周期のクロック信号２０４が入
力している間はリセット信号を出力しない。
ＣＰ Ｕ ２０１の暴走などによりクロック信号２０４
が入力しなくなると、ウォッチドッグタイマー２０２は
リセット信号２０５を出してＣＰ Ｕ ２０１にリセッ
トをかける働きをする。
が入力しなくなると、ウォッチドッグタイマー２０２は
リセット信号２０５を出してＣＰ Ｕ ２０１にリセッ
トをかける働きをする。
［発明が解決しようとする課題〕
従来のウォッチドッグタイマー２０２としては、クロッ
ク信号２０４をトリガ信号とするモノマルチバイブレー
タを用いたものや、クロック信号２０４をリセット信号
とするタイマーを用いたもの等がある。
ク信号２０４をトリガ信号とするモノマルチバイブレー
タを用いたものや、クロック信号２０４をリセット信号
とするタイマーを用いたもの等がある。
しかし、いずれのものもクロック信号２０４が正常時よ
りも周波数が低くなった場合には検出可能であるが、ク
ロック信号２０４が正常時よりも周波数が高くなった場
合には検出できないという問題点があった。
りも周波数が低くなった場合には検出可能であるが、ク
ロック信号２０４が正常時よりも周波数が高くなった場
合には検出できないという問題点があった。
本発明は、このような問題点を解決するためになされた
ものであり、クロック信号の周波数が正常時よりも低い
ときは勿論高いときにも検出することを可能にしたウォ
ッチドッグタイマーを提供することを目的とする。
ものであり、クロック信号の周波数が正常時よりも低い
ときは勿論高いときにも検出することを可能にしたウォ
ッチドッグタイマーを提供することを目的とする。
［課題を解決するための手段］
本発明に係るウォッチドッグタイマーは、第１の発振周
波数ｆ１を出力する第１のクロック発振回路と、第２の
発振周波数ｆ２を出力する第２のクロック発振回路と、
第１の発振周波数ｆ１を１／Ｎ１分周する第１の分周回
路と、第１の発振周波数ｆ を１／Ｎ２分周する第２の
分周回路と、■ 第２のの発振周波数ｆ を１／Ｎ３分周する第３の分周
回路と、第２のの発振周波数ｆ２を１／Ｎ４分周する第
４の分周回路とを有する。更に、第１の分周回路の出力
周波数ｆ、／Ｎ、をクロック入力とし、第３の分周回路
の出力波数ｆ２／Ｎ３の信号をリセット入力し、正常時
においてｆ ／Ｎ ／Ｎ５〈ｆ２／Ｎ３と設定してなる
１ Ｎ５進カウンターと、第４の分周回路の出力周波数ｆ２
／Ｎ４をクロック入力とし、周波数ｆ１／Ｎ２の信号を
リセット入力し、正常時においてｔ、、／Ｎ４／Ｎ、＜
ｆ１／Ｎ、、と設定してなるＮ 道カウンターと、Ｎ５
遭進カウンター又は及び前記ＮＢ道カウンターの出力に
基づいて異常の有無を判定する判定回路とを有する。前
記の第４の分周回路は第３の分周回路で兼用してもよい
。
波数ｆ１を出力する第１のクロック発振回路と、第２の
発振周波数ｆ２を出力する第２のクロック発振回路と、
第１の発振周波数ｆ１を１／Ｎ１分周する第１の分周回
路と、第１の発振周波数ｆ を１／Ｎ２分周する第２の
分周回路と、■ 第２のの発振周波数ｆ を１／Ｎ３分周する第３の分周
回路と、第２のの発振周波数ｆ２を１／Ｎ４分周する第
４の分周回路とを有する。更に、第１の分周回路の出力
周波数ｆ、／Ｎ、をクロック入力とし、第３の分周回路
の出力波数ｆ２／Ｎ３の信号をリセット入力し、正常時
においてｆ ／Ｎ ／Ｎ５〈ｆ２／Ｎ３と設定してなる
１ Ｎ５進カウンターと、第４の分周回路の出力周波数ｆ２
／Ｎ４をクロック入力とし、周波数ｆ１／Ｎ２の信号を
リセット入力し、正常時においてｔ、、／Ｎ４／Ｎ、＜
ｆ１／Ｎ、、と設定してなるＮ 道カウンターと、Ｎ５
遭進カウンター又は及び前記ＮＢ道カウンターの出力に
基づいて異常の有無を判定する判定回路とを有する。前
記の第４の分周回路は第３の分周回路で兼用してもよい
。
また、本発明に係るウォッチドッグタイマーは、Ｎ 進
カウンター又はＮ６進カウンターを構成する複数個のフ
リップフロップ回路にリセット信号が入力する前後にお
けるフリップフロップ回路の出力の変化の有無を検出す
るカウンタチェック回路を有する。
カウンター又はＮ６進カウンターを構成する複数個のフ
リップフロップ回路にリセット信号が入力する前後にお
けるフリップフロップ回路の出力の変化の有無を検出す
るカウンタチェック回路を有する。
このカウンタチェック回路は、Ｎ５進カウンター又はＮ
６進カウンターはのフリップフロップ回路をリセットす
る信号より位相が進んだ信号をクロック信号として入力
し、そのフリップフロップ回路からの出力をデータ端子
に入力するＤ型フリップフロップ回路と、このＤ型フリ
ップフロップ回路の出力と前記フリップフロップ回路か
らの反転出力を入力するナンドゲート回路と、このナン
ドゲート回路の出力をデータ端子に入力し、前記リセッ
ト信号をクロック端子に入力するＤ型フリップフロップ
回路とから構成されている。
６進カウンターはのフリップフロップ回路をリセットす
る信号より位相が進んだ信号をクロック信号として入力
し、そのフリップフロップ回路からの出力をデータ端子
に入力するＤ型フリップフロップ回路と、このＤ型フリ
ップフロップ回路の出力と前記フリップフロップ回路か
らの反転出力を入力するナンドゲート回路と、このナン
ドゲート回路の出力をデータ端子に入力し、前記リセッ
ト信号をクロック端子に入力するＤ型フリップフロップ
回路とから構成されている。
［作 用〕
本発明においては、第１の発振回路、第２の発振回路又
は第１の分周回路〜第３の分周回路に異常が発生してそ
れらの出力周波数が所定の値より高くなったり或いは低
くなると、Ｎ５進カウンター又はＮ６進カウンターがそ
の異常を検出する。
は第１の分周回路〜第３の分周回路に異常が発生してそ
れらの出力周波数が所定の値より高くなったり或いは低
くなると、Ｎ５進カウンター又はＮ６進カウンターがそ
の異常を検出する。
また、Ｎ 進カウンター又はＮ６進カウンター自体の動
作に異常が発生した場合には、カウンタチェック回路が
それを検出して異常を知らせる。
作に異常が発生した場合には、カウンタチェック回路が
それを検出して異常を知らせる。
［実施例コ
本発明の実施例を図に基づいて説明する。第１図は本発
明の一実施例に係るウォッチドッグタイマーのブロック
図である。図において、１０１は発振周波数かｆｉの第
１のクロック発振回路であり、１０２は発振周波数がｆ
２の第２のクロック発振回路である。１０３はｆｌを１
／Ｎ１分周する分周回路であり、１０４はｆｌを１／Ｎ
２分周する分周回路である。１０５はｆ２を１／Ｎ３分
周する分周回路であり、１０６はｆ２を１／Ｎ４分周す
る分周回路である。１０７は分周回路１０３からの周波
数ｆ１／Ｎ、の信号をクロック入力とし、分周回路１０
５からの周波数ｆ２／Ｎ３の信号をリセット入力とする
Ｎ５進カウンターであり、１０８は分周回路１０６から
の周波数ｆ２／Ｎ４の信号をクロック入力とし、分周回
路１０４からの周波数ｆ１／Ｎ２の信号をリセット入力
とするＮ６進カウンターである。１０９はＮ５進カウン
ター１０７の出力信号１１０或いはＮ６進カウンター１
０８からの出力信号１１１を判定する判定回路である。
明の一実施例に係るウォッチドッグタイマーのブロック
図である。図において、１０１は発振周波数かｆｉの第
１のクロック発振回路であり、１０２は発振周波数がｆ
２の第２のクロック発振回路である。１０３はｆｌを１
／Ｎ１分周する分周回路であり、１０４はｆｌを１／Ｎ
２分周する分周回路である。１０５はｆ２を１／Ｎ３分
周する分周回路であり、１０６はｆ２を１／Ｎ４分周す
る分周回路である。１０７は分周回路１０３からの周波
数ｆ１／Ｎ、の信号をクロック入力とし、分周回路１０
５からの周波数ｆ２／Ｎ３の信号をリセット入力とする
Ｎ５進カウンターであり、１０８は分周回路１０６から
の周波数ｆ２／Ｎ４の信号をクロック入力とし、分周回
路１０４からの周波数ｆ１／Ｎ２の信号をリセット入力
とするＮ６進カウンターである。１０９はＮ５進カウン
ター１０７の出力信号１１０或いはＮ６進カウンター１
０８からの出力信号１１１を判定する判定回路である。
次にこのウォッチドッグタイマーの動作について説明す
る。
る。
Ｎ 進カウンター１０７は周波数ｆ ／Ｎ１の信１
号をクロック入力としてカウントし、Ｎ５カウントする
毎に出力信号１１０を出力するようになっているが、正
常動作時においては、ｆ／Ｎ１／Ｎ ＜ｆ ／Ｎ
となるような周波数ｆ２／Ｎ３５ ２ ３ の信号でＮ５進カウンターにリセットがかけられるので
出力信号１１０は出力されない。
毎に出力信号１１０を出力するようになっているが、正
常動作時においては、ｆ／Ｎ１／Ｎ ＜ｆ ／Ｎ
となるような周波数ｆ２／Ｎ３５ ２ ３ の信号でＮ５進カウンターにリセットがかけられるので
出力信号１１０は出力されない。
同様にして、Ｎ６進カウンター１０８は周波数ｆ２／Ｎ
４の信号をクロック入力としてカウントし、Ｎ６カウン
トする毎に出力信号１１１を出力するようになっている
が、正常動作時においては、ｆ ／Ｎ ／Ｎ ＜ｆ ／
Ｎ２となるような周波２ ４ ６ １ 数ｆ ／Ｎ の信号でＮ６進カウンターにリセツ２ トがかけられるので出力信号１］１は出力されない。
４の信号をクロック入力としてカウントし、Ｎ６カウン
トする毎に出力信号１１１を出力するようになっている
が、正常動作時においては、ｆ ／Ｎ ／Ｎ ＜ｆ ／
Ｎ２となるような周波２ ４ ６ １ 数ｆ ／Ｎ の信号でＮ６進カウンターにリセツ２ トがかけられるので出力信号１］１は出力されない。
そして、判定回路１０９は出力信号１１０及び出力信号
１１１のいずれも入力してこない場合には回路動作が正
常であると判定する。
１１１のいずれも入力してこない場合には回路動作が正
常であると判定する。
例えば、第１のクロック発振回路１０１又は分局回路１
０４に異常があって周波数ｆ ／Ｎ２が低くなった場
合には、Ｎ６進カウンター１０８に所定のタイミングで
リセット信号が供給されないので出力信号１１１が出力
され、これを受けた判定回路１０９は回路動作が異常で
あると判断する。同様にして、第２のクロック信号発振
回路１０２又は分周回路１０５に異常があって周波数ｆ
／Ｎ３が低くなった場合にはＮ５進カウンター１０７
から出力信号１１０が出力され、これを受けた判定回路
１０９は回路動作が異常であると判断する。
０４に異常があって周波数ｆ ／Ｎ２が低くなった場
合には、Ｎ６進カウンター１０８に所定のタイミングで
リセット信号が供給されないので出力信号１１１が出力
され、これを受けた判定回路１０９は回路動作が異常で
あると判断する。同様にして、第２のクロック信号発振
回路１０２又は分周回路１０５に異常があって周波数ｆ
／Ｎ３が低くなった場合にはＮ５進カウンター１０７
から出力信号１１０が出力され、これを受けた判定回路
１０９は回路動作が異常であると判断する。
また、第１のクロック発振回路１（］１又は分周回路１
０３に異常があって周波数ｆ、／Ｎ、が高くなった場合
には、Ｎ５進カウンター１０７から出力信号１１０が出
力され、これを受けた判定回路１０９は回路動作が異常
であると判断する。同様にして、第２のクロック発振回
路１０２又は分周回路１０６に異常があって周波数ｆ
２ ／ Ｎ ４が高くなった場合にはＮ６進カウンター
１０８から出力信号１１１が出力され、これを受けた判
定回路１０９は回路動作が異常である判断する。
０３に異常があって周波数ｆ、／Ｎ、が高くなった場合
には、Ｎ５進カウンター１０７から出力信号１１０が出
力され、これを受けた判定回路１０９は回路動作が異常
であると判断する。同様にして、第２のクロック発振回
路１０２又は分周回路１０６に異常があって周波数ｆ
２ ／ Ｎ ４が高くなった場合にはＮ６進カウンター
１０８から出力信号１１１が出力され、これを受けた判
定回路１０９は回路動作が異常である判断する。
第３図は第１図のウォッチドッグタイマーの詳細を示し
た回路図である。１０１ 、１０２はそれぞれ第１及び
第２のクロック発振回路であり、本実施例においては発
振周波数を（ｆｌ−ｆ２−３２７６８Ｈｚ）としている
。３０２は分周回路であり、第１のクロック発振回路か
らの３２７６８ Ｈｚのクロック信号を分周して、２５
６ Ｈｚのクロック信号３１８と６４Ｈｚのクロック信
号３１９及びクロック信号３１８ 、３１９より高い周
波数のクロック信号３１７を出力する。
た回路図である。１０１ 、１０２はそれぞれ第１及び
第２のクロック発振回路であり、本実施例においては発
振周波数を（ｆｌ−ｆ２−３２７６８Ｈｚ）としている
。３０２は分周回路であり、第１のクロック発振回路か
らの３２７６８ Ｈｚのクロック信号を分周して、２５
６ Ｈｚのクロック信号３１８と６４Ｈｚのクロック信
号３１９及びクロック信号３１８ 、３１９より高い周
波数のクロック信号３１７を出力する。
１０３ａは入力信号を１／３分周する分周回路であり、
前段の分周回路３０２と合わせて周波数ｆ、（−３２７
８８Ｈｚ）を１／３８４分周（Ｎ、 −３８４） して
クロック信号３１４（２５６／ ３ Ｈｚ）を出力する
。１０４ａは入力信号を１１５分周する分周回路であり
、前段の分周回路３０２と合わせて周波数ｆ ２（−３
２７６８Ｈｚ）を１／２５８０分周（Ｎ２−２５６０）
してクロック信号３１５ （８４／ ５ Ｈｚ）を
出力する。１０５は入力信号１／Ｎ３分周する分周回路
であり、本実施例では分周回路１０Ｂと兼用しており、
Ｎ３−Ｎ４−１０２４で、３２７［１８ＨｚのりＯ−／
り信号を１／１０２４分周してクロック信号３１Ｂ
（８２Ｈｚ）を出力する。
前段の分周回路３０２と合わせて周波数ｆ、（−３２７
８８Ｈｚ）を１／３８４分周（Ｎ、 −３８４） して
クロック信号３１４（２５６／ ３ Ｈｚ）を出力する
。１０４ａは入力信号を１１５分周する分周回路であり
、前段の分周回路３０２と合わせて周波数ｆ ２（−３
２７６８Ｈｚ）を１／２５８０分周（Ｎ２−２５６０）
してクロック信号３１５ （８４／ ５ Ｈｚ）を
出力する。１０５は入力信号１／Ｎ３分周する分周回路
であり、本実施例では分周回路１０Ｂと兼用しており、
Ｎ３−Ｎ４−１０２４で、３２７［１８ＨｚのりＯ−／
り信号を１／１０２４分周してクロック信号３１Ｂ
（８２Ｈｚ）を出力する。
なお、クロック信号３１７は分周回路１０３ 、１０４
。
。
１０５内の微分回路でクロック信号３１４ ３１５．３
１６をそれぞれ幅の狭いパルス状にするためのクロック
信号である。
１６をそれぞれ幅の狭いパルス状にするためのクロック
信号である。
１０７はＮ５進カウンターであり、Ｄ型フリップフロッ
プ３０３ 、３０４ 、３０５から構成され、１１０を
出力信号とする４道カウンター（Ｎ５−４）となってい
る。３０６はＯＲゲートであり、システムリセット信号
３０１又はクロック信号３１ＢがｒＨＪになるとＤ型フ
リップフロップ８０８ 、３０４ 、３０５にリセット
がかかる。
プ３０３ 、３０４ 、３０５から構成され、１１０を
出力信号とする４道カウンター（Ｎ５−４）となってい
る。３０６はＯＲゲートであり、システムリセット信号
３０１又はクロック信号３１ＢがｒＨＪになるとＤ型フ
リップフロップ８０８ 、３０４ 、３０５にリセット
がかかる。
１０８はＮ６進カウンターであり、Ｄ型フリップフロッ
プ３０７ 、３０８ 、３０９から構成され、１１１を
出力とする４進カウンター（Ｎ６−４）となっている。
プ３０７ 、３０８ 、３０９から構成され、１１１を
出力とする４進カウンター（Ｎ６−４）となっている。
３１０はＯＲゲートであり、システムリセット信号３０
１又はクロック信号３１５がｒＨＪとなるとＤ型フリッ
プフロップ３０７ 、３０８ 、３０９にリセットがか
かる。
１又はクロック信号３１５がｒＨＪとなるとＤ型フリッ
プフロップ３０７ 、３０８ 、３０９にリセットがか
かる。
１０９は判定回路であり、Ｄ型フリップフロップ３１１
、 、３１２とＮＯＲゲート３１３から構成されており
、出力信号１１０又は１１１がｒＨＪからｒＬＪになる
と出力３２４はｒＬＪになる。
、 、３１２とＮＯＲゲート３１３から構成されており
、出力信号１１０又は１１１がｒＨＪからｒＬＪになる
と出力３２４はｒＬＪになる。
次に、本実施例の動作を説明する。
第４図は正常の動作を示すタイミングチャートである。
まず、システムリセット信号３０１により全ての回路が
がリセットされる。４進カウンター１０７はクロック信
号３１４ （２５６／ ３ Ｈｚ）をカウントするが
、正常時においては、ｆ ／Ｎ１／Ｎ５■ −８２７８８／ ３８４ ７４ Ｈｚ ’＝ ２１−３
Ｈｚ＜ ｆ ２ ／ Ｎ ｓ −３２７８８／ １
０２４−３２Ｈｚであり、４カウントする前にクロック
信号３１６によりリセットされるため出力信号１１０は
ｒＨＪのままとなる。
がリセットされる。４進カウンター１０７はクロック信
号３１４ （２５６／ ３ Ｈｚ）をカウントするが
、正常時においては、ｆ ／Ｎ１／Ｎ５■ −８２７８８／ ３８４ ７４ Ｈｚ ’＝ ２１−３
Ｈｚ＜ ｆ ２ ／ Ｎ ｓ −３２７８８／ １
０２４−３２Ｈｚであり、４カウントする前にクロック
信号３１６によりリセットされるため出力信号１１０は
ｒＨＪのままとなる。
一方、４進カウンター１０８はクロック信号３１Ｂ（３
２Ｈｚ）をカウントするが、正常時においては、ｆ
／Ｎ４ ／Ｎ６−３２７６８ ／１０２４／４Ｈｚ
−８Ｈｚ＜ｆ ｌ ／ Ｎ ２−３２７８８ ／ ２５
８０−１２−８Ｈｚであり、４カウントする前にクロッ
ク信号３１５によりリセットされるため出力信号１１１
はｒＨＪのままとなる。
２Ｈｚ）をカウントするが、正常時においては、ｆ
／Ｎ４ ／Ｎ６−３２７６８ ／１０２４／４Ｈｚ
−８Ｈｚ＜ｆ ｌ ／ Ｎ ２−３２７８８ ／ ２５
８０−１２−８Ｈｚであり、４カウントする前にクロッ
ク信号３１５によりリセットされるため出力信号１１１
はｒＨＪのままとなる。
従って、判定回路１０９の出力信号３２４はｒＨＪが保
持される。
持される。
第５図は第１のクロック発振回路１０１が高調波発振し
た場合の動作を示すタイミングチャートである。第１の
クロック発振回路１０１が高調波発振して、発振周波数
ｆ１が正常時の２倍の８５５３６ Ｈｚとなった場合に
は、ｔ 、 ／Ｎ１／Ｎ３−８５５３６ ／３８４ ／
４Ｈｚ’；４２．７Ｈｚ＞ ｆ ２／Ｎ３−３２７６８
／１０２４＝ ３２Ｈｚとなるので、４進カウンター
１０７はクロック信号３１Ｂによりリセットされる前に
４カウントするので出力信号１１０はｒＨＪからｒＬＪ
となり、それがＤ型フリップフロップ回路ａｌｌでラッ
チされ、判定回路１（１９の出力３２４はｒＬＪとなる
ので回路に異常があったことを検出できる。
た場合の動作を示すタイミングチャートである。第１の
クロック発振回路１０１が高調波発振して、発振周波数
ｆ１が正常時の２倍の８５５３６ Ｈｚとなった場合に
は、ｔ 、 ／Ｎ１／Ｎ３−８５５３６ ／３８４ ／
４Ｈｚ’；４２．７Ｈｚ＞ ｆ ２／Ｎ３−３２７６８
／１０２４＝ ３２Ｈｚとなるので、４進カウンター
１０７はクロック信号３１Ｂによりリセットされる前に
４カウントするので出力信号１１０はｒＨＪからｒＬＪ
となり、それがＤ型フリップフロップ回路ａｌｌでラッ
チされ、判定回路１（１９の出力３２４はｒＬＪとなる
ので回路に異常があったことを検出できる。
全く同様にして、第２のクロック発振回路１０２の発振
周波数が低くなる等の別の理由によってｆ ／Ｎ
／Ｎ ＞ｆ ／Ｎ３となった場合にも１５２ 回路の異常が検出できる。
周波数が低くなる等の別の理由によってｆ ／Ｎ
／Ｎ ＞ｆ ／Ｎ３となった場合にも１５２ 回路の異常が検出できる。
第６図は第２のクロック発振回路１０２が高調波発振し
て、発振周波数ｆ２が正常時の２倍の８５５３８ Ｈｚ
となった場合の動作を示すタイミングチャートである。
て、発振周波数ｆ２が正常時の２倍の８５５３８ Ｈｚ
となった場合の動作を示すタイミングチャートである。
この場合には、ｆ２／Ｎ４／Ｎ６−８５５３６ ／１０
２４／４）１ｚ＝１６）１ｚ＞ ｆ 、 ／Ｎ２−３２
７６８／ ２５８０−１２．８Ｈｚとなるので、４進カ
ウンターｌＯ８はクロック信号３１５によりリセットさ
れる前に４カウントするので出力信号１１１はｒＨＪか
らｒＬＪとなり、それがＤ型フリップフロップ回路３１
２でラッチされ、判定回路１０９の出力３２４はｒＬＪ
となるので回路に異常があったことを検出できる。
２４／４）１ｚ＝１６）１ｚ＞ ｆ 、 ／Ｎ２−３２
７６８／ ２５８０−１２．８Ｈｚとなるので、４進カ
ウンターｌＯ８はクロック信号３１５によりリセットさ
れる前に４カウントするので出力信号１１１はｒＨＪか
らｒＬＪとなり、それがＤ型フリップフロップ回路３１
２でラッチされ、判定回路１０９の出力３２４はｒＬＪ
となるので回路に異常があったことを検出できる。
全く同様にして、第１のクロック発振回路１０１の発振
周波数が遅くなる等の別の理由によってｆ ／Ｎ４／Ｎ
６〉ｆ１／Ｎ２となった場合にも異常が検出できる。
周波数が遅くなる等の別の理由によってｆ ／Ｎ４／Ｎ
６〉ｆ１／Ｎ２となった場合にも異常が検出できる。
第７図および第８図は本発明の他の実施例に係るウオッ
チドックタイマ−の回路図であり、第７図は分周回路部
分で、第８図は異常判断処理部分である。本実施例にお
いては、第３図の実施例にＮ５進カウンター１０７及び
Ｎ６進カウンター１０８並びに出力段の動作をチエツク
する機能を付加している。
チドックタイマ−の回路図であり、第７図は分周回路部
分で、第８図は異常判断処理部分である。本実施例にお
いては、第３図の実施例にＮ５進カウンター１０７及び
Ｎ６進カウンター１０８並びに出力段の動作をチエツク
する機能を付加している。
第７図において、７０１は入力信号を１１５分周する分
周回路であり、Ｄ型フリップフロップ回路７３１〜７３
６およびノアゲート７３７〜７３９がら構成されている
。この分周回路１０７には周波数８４Ｈｚのクロック信
号７１１と周波数８ ｋＨｚのクロック信号７１２とが
入力して、周波数６４Ｈｚのクロック信号７１１が１１
５分周され、位相が若干ずれたクロック信号７１６ 、
７１７を出力する。７０２は入力信号を１ｚ３分周する
分周回路であり、Ｄ型フリップフロップ回路７４０〜７
４２およびノアゲート７４３゜７４４から構成されてい
る。この分周回路７０２は周波数２５６４Ｈｚのクロッ
ク信号７１３を入力して１ｚ３分周して８４Ｈｚのクロ
ック信号７１８を出力する。
周回路であり、Ｄ型フリップフロップ回路７３１〜７３
６およびノアゲート７３７〜７３９がら構成されている
。この分周回路１０７には周波数８４Ｈｚのクロック信
号７１１と周波数８ ｋＨｚのクロック信号７１２とが
入力して、周波数６４Ｈｚのクロック信号７１１が１１
５分周され、位相が若干ずれたクロック信号７１６ 、
７１７を出力する。７０２は入力信号を１ｚ３分周する
分周回路であり、Ｄ型フリップフロップ回路７４０〜７
４２およびノアゲート７４３゜７４４から構成されてい
る。この分周回路７０２は周波数２５６４Ｈｚのクロッ
ク信号７１３を入力して１ｚ３分周して８４Ｈｚのクロ
ック信号７１８を出力する。
７０Ｂはシフト回路であり、Ｄ型フリップフロップ回路
７４５ 、７４６およびノアゲート７４７〜７４９がら
構成されている。このシフト回路７０３は３２Ｈｚのク
ロック信号７１４を入力して位相が若干ずれたクロック
信号７１９ 、７２０を出力する。
７４５ 、７４６およびノアゲート７４７〜７４９がら
構成されている。このシフト回路７０３は３２Ｈｚのク
ロック信号７１４を入力して位相が若干ずれたクロック
信号７１９ 、７２０を出力する。
ところで、クロック信号７１１ 、７１２ 、７１３は
第３図の第１のクロック発振回路１０１の出力を分周し
て得られた信号であり、クロック信号７１４は第２のク
ロック発振回路１０２の出力を分周して得られた信号で
あり、これらのクロック信号７１１〜７１４を生成する
過程は省略する。第１のクロック発振回路１０１及び第
２のクロック発振回路１０２はそれぞれ異なったＣＰＵ
に内蔵されているものとする。例えば第１のクロック発
振回路１０１ 、クロック信号７１１〜７１４を生成す
る分周回路（図示せず）並びに第７図および第８図の回
路は第１のＣＰＵ側に内蔵され、第２のクロック発振回
路１０２及びクロック信号７１４、信号７１５を生成す
る回路は第２のＣＰＵに内蔵されているものとする。信
号８５１はリセット信号であり、上述のように第２の発
振回路１（１２を内蔵したＣＰＵから出力され、上述の
回路７０１〜７０３のＤ型フリップフロップ回路をリセ
ットする。
第３図の第１のクロック発振回路１０１の出力を分周し
て得られた信号であり、クロック信号７１４は第２のク
ロック発振回路１０２の出力を分周して得られた信号で
あり、これらのクロック信号７１１〜７１４を生成する
過程は省略する。第１のクロック発振回路１０１及び第
２のクロック発振回路１０２はそれぞれ異なったＣＰＵ
に内蔵されているものとする。例えば第１のクロック発
振回路１０１ 、クロック信号７１１〜７１４を生成す
る分周回路（図示せず）並びに第７図および第８図の回
路は第１のＣＰＵ側に内蔵され、第２のクロック発振回
路１０２及びクロック信号７１４、信号７１５を生成す
る回路は第２のＣＰＵに内蔵されているものとする。信
号８５１はリセット信号であり、上述のように第２の発
振回路１（１２を内蔵したＣＰＵから出力され、上述の
回路７０１〜７０３のＤ型フリップフロップ回路をリセ
ットする。
第８図おいて、８０１ 、８０２はＮ５進カウンター１
０７のＤ型フリップフロップ回路３０３〜３０５のリセ
ット信号のゲート回路である。８０３ 、８０４はＮ６
進カウンター１０８のＤ型フリップフロップ回路３０７
〜３０９のリセット信号のゲート回路である。
０７のＤ型フリップフロップ回路３０３〜３０５のリセ
ット信号のゲート回路である。８０３ 、８０４はＮ６
進カウンター１０８のＤ型フリップフロップ回路３０７
〜３０９のリセット信号のゲート回路である。
８１０はＮ５進カウンター１０７の動作チエツクをする
カウンタチェック回路であり、Ｄ型フリップフロップ回
路８１１ 、８１２およびゲート回路８１３〜８１５か
ら構成されている。８２０はＮ６進カウンター１０８の
動作チエツクをするカウンタチェック回路であり、Ｄ型
フリップフロップ回路８２１ 、８２２およびゲート回
路８２３〜８２５から構成されている。
カウンタチェック回路であり、Ｄ型フリップフロップ回
路８１１ 、８１２およびゲート回路８１３〜８１５か
ら構成されている。８２０はＮ６進カウンター１０８の
動作チエツクをするカウンタチェック回路であり、Ｄ型
フリップフロップ回路８２１ 、８２２およびゲート回
路８２３〜８２５から構成されている。
８３０は判定回路であり、第３図のＤ型フリップフロッ
プ回路３１１ 、３１２の他に、カウンターチエツク回
路８１０ 、８２０の出力をラッチするＤ型フリップフ
ロップ回路８３１ 、８３２を有し、更にゲート回路８
３３〜８３５を有する。８４０はゲート回路であり、８
４０は出力段チエツク回路である。この出力段チエツク
回路８４０はＤ型フリップフロップ回路８４２およびゲ
ート回路８４３〜８４５から構成される。
プ回路３１１ 、３１２の他に、カウンターチエツク回
路８１０ 、８２０の出力をラッチするＤ型フリップフ
ロップ回路８３１ 、８３２を有し、更にゲート回路８
３３〜８３５を有する。８４０はゲート回路であり、８
４０は出力段チエツク回路である。この出力段チエツク
回路８４０はＤ型フリップフロップ回路８４２およびゲ
ート回路８４３〜８４５から構成される。
８４６は出力段チエツク回路８４０の出力側に設けられ
たゲート回路である。８５１は第１のＣＰＵに取り込ま
れる検出信号であり、８５２は第２のＣＰＵに送出され
る検出信号である。
たゲート回路である。８５１は第１のＣＰＵに取り込ま
れる検出信号であり、８５２は第２のＣＰＵに送出され
る検出信号である。
次に、本実施例の動作を説明する。なお、各種のクロッ
ク信号の周波数の変動による異常検出の動作は第３図の
動作と同一であり、ここではその説明を省略する。
ク信号の周波数の変動による異常検出の動作は第３図の
動作と同一であり、ここではその説明を省略する。
第９図は第７図のクロック信号および第８図のカウンタ
チェック回路８２０の動作を示すタイミングチャートで
ある。クロック信号７１４ 、７１９．７２０７１３
、７１８ 、７１１ 、７１６ 、７１７はそれぞれ図
示のタイミングでそれぞれ入力し、例えばＮ６進カウン
ター１０８のＤ型フリップフロップ回路３０７はクロッ
ク信号７１８をクロック信号として入力し、そして出力
信号３２２をＤ型フリップフロップ回路３０８にクロッ
ク信号として入力する。Ｄ型フリップフロップ回路３０
８の出力信号３２３は次段のＤ型フリップフロップ回路
３０９にクロック信号として入力すると共に、カウンタ
チェック回路８２０のＤ型フリップフロップ回路８２１
のデータ端子に入力し、また、出力信号３２３の反転信
号がゲート回路８２５に入力する。
チェック回路８２０の動作を示すタイミングチャートで
ある。クロック信号７１４ 、７１９．７２０７１３
、７１８ 、７１１ 、７１６ 、７１７はそれぞれ図
示のタイミングでそれぞれ入力し、例えばＮ６進カウン
ター１０８のＤ型フリップフロップ回路３０７はクロッ
ク信号７１８をクロック信号として入力し、そして出力
信号３２２をＤ型フリップフロップ回路３０８にクロッ
ク信号として入力する。Ｄ型フリップフロップ回路３０
８の出力信号３２３は次段のＤ型フリップフロップ回路
３０９にクロック信号として入力すると共に、カウンタ
チェック回路８２０のＤ型フリップフロップ回路８２１
のデータ端子に入力し、また、出力信号３２３の反転信
号がゲート回路８２５に入力する。
出力信号３２３がｒＨＪの状態でクロック信号７１９が
Ｄ型フリップフロップ回路８２１のクロック信号として
入力すると、その出力信号８６５は立ち上がってｒＨＪ
になる。そして、Ｄ型フリップフａツブ回路３０８のリ
セット端子にクロック信号７２０が入力するとその出力
信号３２３は立ち下かりゲート回路８２５に入力する。
Ｄ型フリップフロップ回路８２１のクロック信号として
入力すると、その出力信号８６５は立ち上がってｒＨＪ
になる。そして、Ｄ型フリップフａツブ回路３０８のリ
セット端子にクロック信号７２０が入力するとその出力
信号３２３は立ち下かりゲート回路８２５に入力する。
ゲート回路８２５には信号８６５ （ｒＨＪ ）及び
信号３２３（ｒＬＪ）が入力してその出力信号８６６は
Ｌになり、この出力信号８６６はＤ型フリップフロップ
回路８２２にクロック信号として入力する。このときク
ロック信号７２０はＤ型フリップフロップ回路８２２の
クロック端子にも入力するので、この回路８２２の出力
信号８６７はｒＬＪのままとなる。
信号３２３（ｒＬＪ）が入力してその出力信号８６６は
Ｌになり、この出力信号８６６はＤ型フリップフロップ
回路８２２にクロック信号として入力する。このときク
ロック信号７２０はＤ型フリップフロップ回路８２２の
クロック端子にも入力するので、この回路８２２の出力
信号８６７はｒＬＪのままとなる。
すなわち、ｐ型フリップフロップ回路３０Ｂがリセット
をかけられる前と後でその出力が変化するとＤ型フリッ
プフロップ回路８２２の出力信号８６７はｒＬＪのまま
となり、Ｎ６進カウンター１０８が正常に動作している
ことが分かる。
をかけられる前と後でその出力が変化するとＤ型フリッ
プフロップ回路８２２の出力信号８６７はｒＬＪのまま
となり、Ｎ６進カウンター１０８が正常に動作している
ことが分かる。
Ｄ型フリップフロップ回路８２２の出力信号８６７はＤ
型フリップフロップ回路８２３でラッチされ、その出力
信号（ここでは「Ｌ」）はゲート回路８３４ 、８３５
に送り出され、他の回路も異常がなくＤ型フリップフロ
ップ回路３１１ 、３１．２ 、８３１の出力信号がＬ
レベルのときには、ゲート回路８３５の出力信号８７０
はＬレベルになり、ゲート回路８４０を介して第１のＣ
ＰＵに検出信号８５１（ここでは「Ｈ」）が送り出され
る。
型フリップフロップ回路８２３でラッチされ、その出力
信号（ここでは「Ｌ」）はゲート回路８３４ 、８３５
に送り出され、他の回路も異常がなくＤ型フリップフロ
ップ回路３１１ 、３１．２ 、８３１の出力信号がＬ
レベルのときには、ゲート回路８３５の出力信号８７０
はＬレベルになり、ゲート回路８４０を介して第１のＣ
ＰＵに検出信号８５１（ここでは「Ｈ」）が送り出され
る。
また、出力段異常検出回路８４１においては、ゲート回
路８３５の出力信号８７０をゲート回路８４４が人力し
てその反転信号をＤ型フリップフロップ回路８４２のデ
ータ端子に入力し、クロック信号７１４をクロック信号
端子に人力し、その出力をゲート回路８４４ 、８４５
に入力する。そして、ゲート回路８４５の出力をゲート
回路８４６を介して第２のＣＰＵへの検出し信号８５２
として取り出すと、正常時には信号７１４に同期してオ
ン・オフを繰り返す。
路８３５の出力信号８７０をゲート回路８４４が人力し
てその反転信号をＤ型フリップフロップ回路８４２のデ
ータ端子に入力し、クロック信号７１４をクロック信号
端子に人力し、その出力をゲート回路８４４ 、８４５
に入力する。そして、ゲート回路８４５の出力をゲート
回路８４６を介して第２のＣＰＵへの検出し信号８５２
として取り出すと、正常時には信号７１４に同期してオ
ン・オフを繰り返す。
この出力段異常検出回路８４１に異常があると、その出
力信号はＨまたはＬの一方の値になり、これにより異常
が発生していることを把握することができる。
力信号はＨまたはＬの一方の値になり、これにより異常
が発生していることを把握することができる。
ところで、Ｎ６進カウンター１０８にリセット信号が入
力したときに、Ｄ型フリップフロップ回路３０８の出力
信号３２３がｒＨＪからｒＬＪに変化しなかった場合に
は次のように動作する。出力信号３２３がｒＨＪの状態
でクロック信号７１９がＤ型フリップフロップ回路８２
１のクロック端子に入力すると、その出力信号８６５は
立ち上がってｒＨＪになる。そして、Ｄ型フリップフロ
ップ回路８２１のリセット端子にクロック信号７２０が
入力するとその出力信号３２３は立ち下がりるべきなの
に立ち下がらなかった場合には、ゲート回路８２５には
出力信号８［ｉ５ （ｒＨＪ ）及び信号３２３（ｒ
ＬＪ）が入力したままでその出力信号８６６はｒＨＪの
ままであり、この出力信号８６６はＤ型フリップフロッ
プ回路８２２にクロック信号として入力する。このとき
クロック信号７２０はＤ型フリップフロップ回路８２２
のクロック端子にも入力するので、この回路８２２の出
力信号８６７はｒＨＪとなる。すなわち、Ｄ型フリップ
フロップ回路３０８がリセットをかけられる前と後でそ
の出力が変化しないと、Ｄ型フリップフロップ回路８２
２の出力信号８８７はｒＨＪとなり、Ｎ６進カウンター
１０８が正常に動作していないことが分かる。
力したときに、Ｄ型フリップフロップ回路３０８の出力
信号３２３がｒＨＪからｒＬＪに変化しなかった場合に
は次のように動作する。出力信号３２３がｒＨＪの状態
でクロック信号７１９がＤ型フリップフロップ回路８２
１のクロック端子に入力すると、その出力信号８６５は
立ち上がってｒＨＪになる。そして、Ｄ型フリップフロ
ップ回路８２１のリセット端子にクロック信号７２０が
入力するとその出力信号３２３は立ち下がりるべきなの
に立ち下がらなかった場合には、ゲート回路８２５には
出力信号８［ｉ５ （ｒＨＪ ）及び信号３２３（ｒ
ＬＪ）が入力したままでその出力信号８６６はｒＨＪの
ままであり、この出力信号８６６はＤ型フリップフロッ
プ回路８２２にクロック信号として入力する。このとき
クロック信号７２０はＤ型フリップフロップ回路８２２
のクロック端子にも入力するので、この回路８２２の出
力信号８６７はｒＨＪとなる。すなわち、Ｄ型フリップ
フロップ回路３０８がリセットをかけられる前と後でそ
の出力が変化しないと、Ｄ型フリップフロップ回路８２
２の出力信号８８７はｒＨＪとなり、Ｎ６進カウンター
１０８が正常に動作していないことが分かる。
Ｄ型フリップフロップ回路８２２の出力信号８６７はＤ
型フリップフロップ回路８２３でラッチされ、その出力
信号（ここでは「Ｈ」）はゲート回路８３４ 、８３５
に送り出され、他の回路も異常がなくＤ型フリップフロ
ップ回路３１１ 、８１２ 、８３１の出力信号がｒＬ
Ｊのときにでも、ゲート回路８３５の出力信号８７０は
Ｈレベルになり、ゲート回路８４０を介して第１のＣＰ
ＵにｒＨＪの検出信号８５１が送り出される。
型フリップフロップ回路８２３でラッチされ、その出力
信号（ここでは「Ｈ」）はゲート回路８３４ 、８３５
に送り出され、他の回路も異常がなくＤ型フリップフロ
ップ回路３１１ 、８１２ 、８３１の出力信号がｒＬ
Ｊのときにでも、ゲート回路８３５の出力信号８７０は
Ｈレベルになり、ゲート回路８４０を介して第１のＣＰ
ＵにｒＨＪの検出信号８５１が送り出される。
第１０図はカウンタチェック回路８１０の動作を示すタ
イミングチャートである。
イミングチャートである。
カウンタチェック回路８１０もその動作は上述のカウン
タチェック回路８２０と同じであり、Ｄ型フリップフロ
ップ回路３０４の出力信号３２１は次段のＤ型フリップ
フロップ回路３０５にクロック信号として入力すると共
に、カウンタチェック回路８１０のＤ型フリップフロッ
プ回路８１１のデータ端子に入力し、また、出力信号３
２１の反転信号がゲート回路８１５に入力する。出力信
号３２１がｒＨＪの状態でクロック信号７１ＢがＤ型フ
リップフロップ回路８１１のクロック端子に入力すると
、その出力信号８６１は立ち上がってｒＨＪになる。そ
して、Ｄ型フリップフロップ回路８１１のリセット端子
にクロック信号７１７が入力するとその出力信号３２１
は立ち下がりゲート回路８１５に入力する。ゲート回路
８１５には出力信号８６１（ｒＨＪ）及び出力信号３２
１（ｒＬＪ）が入力してその出力信号８６６はｒＬＪに
なり、この出力信号８６２はＤ型フリップフロップ回路
８１２のクロック信号として入力する。
タチェック回路８２０と同じであり、Ｄ型フリップフロ
ップ回路３０４の出力信号３２１は次段のＤ型フリップ
フロップ回路３０５にクロック信号として入力すると共
に、カウンタチェック回路８１０のＤ型フリップフロッ
プ回路８１１のデータ端子に入力し、また、出力信号３
２１の反転信号がゲート回路８１５に入力する。出力信
号３２１がｒＨＪの状態でクロック信号７１ＢがＤ型フ
リップフロップ回路８１１のクロック端子に入力すると
、その出力信号８６１は立ち上がってｒＨＪになる。そ
して、Ｄ型フリップフロップ回路８１１のリセット端子
にクロック信号７１７が入力するとその出力信号３２１
は立ち下がりゲート回路８１５に入力する。ゲート回路
８１５には出力信号８６１（ｒＨＪ）及び出力信号３２
１（ｒＬＪ）が入力してその出力信号８６６はｒＬＪに
なり、この出力信号８６２はＤ型フリップフロップ回路
８１２のクロック信号として入力する。
このときクロック信号７１７はＤ型フリップフロップ回
路８１２のクロック端子にも入力するので、この回路８
１２の出力信号８６７はｒＬＪのままとなり、Ｎ５進カ
ウンター１０７が正常に動作していることが分かる。
路８１２のクロック端子にも入力するので、この回路８
１２の出力信号８６７はｒＬＪのままとなり、Ｎ５進カ
ウンター１０７が正常に動作していることが分かる。
ところが、Ｎ５進カウンター１０７かリセット信号が入
力したときに、Ｄ型フリップフロップ回路３０４の出力
信号３２１がｒＨＪからｒＬＪに変化しなかった場合に
は、ゲート回路８１５には出力信号８６１ （ｒＨＪ
）及び出力信号３２１ （ｒＬＪ ）が入力したま
までありその出力信号８６１もｒＨＪのままであり、こ
の出力信号８６２はＤ型フリップフロップ回路８１２の
クロック信号として入力する。このときクロック信号７
１７はＤ型フリップフロップ回路８１２のクロック端子
にも入力するので、この回路８１２の出力信号８６３は
ｒＨＪとなる。これによりＮ５進カウンター１０８が正
常に動作していないことが分かる。
力したときに、Ｄ型フリップフロップ回路３０４の出力
信号３２１がｒＨＪからｒＬＪに変化しなかった場合に
は、ゲート回路８１５には出力信号８６１ （ｒＨＪ
）及び出力信号３２１ （ｒＬＪ ）が入力したま
までありその出力信号８６１もｒＨＪのままであり、こ
の出力信号８６２はＤ型フリップフロップ回路８１２の
クロック信号として入力する。このときクロック信号７
１７はＤ型フリップフロップ回路８１２のクロック端子
にも入力するので、この回路８１２の出力信号８６３は
ｒＨＪとなる。これによりＮ５進カウンター１０８が正
常に動作していないことが分かる。
［発明の効果コ
以上説明したように本発明によれば、クロック発振回路
などに何らかの異常か生じた結果、分周されたクロック
信号の周波数が高くなっても、或いは低くなっても異常
として検出することが可能である。しかも、クロック信
号発振回路を２つ使用することにより相互の確認が可能
となり、また、異常動作を検出する回路の動作自体もチ
エツクするようにしたので、更に安全性が高くなる。従
って、特に高信頼性、自己診断機能等が要求される分野
、例えば医療用の注入器、計測器、セキュリティー機器
等の制御回路に最適である。
などに何らかの異常か生じた結果、分周されたクロック
信号の周波数が高くなっても、或いは低くなっても異常
として検出することが可能である。しかも、クロック信
号発振回路を２つ使用することにより相互の確認が可能
となり、また、異常動作を検出する回路の動作自体もチ
エツクするようにしたので、更に安全性が高くなる。従
って、特に高信頼性、自己診断機能等が要求される分野
、例えば医療用の注入器、計測器、セキュリティー機器
等の制御回路に最適である。
第１図は本発明の一実施例に係るウォッチドッグタイマ
ーのブロック図、第２図は従来のウォッチドッグタイマ
ーのブロック図、第３図は第１図の実施例の詳細を示し
たブロック図、第４図、第５図及び第６図は第３図のウ
ォッチドッグタイマーの動作を示すタイミングチャート
、第７図および第８図は本発明の他の実施例に係るウォ
ッチドッグタイマーのブロック図、第９図及び第１０図
は第７図および第８図の実施例のの動作を示すタイミン
グチャートである。 １０１・・・第１のクロック発振回路、１０２・・・第
２のクロック発振回路、１０３・・・第１の分周回路、
１０４・・・第２の分周回路、１０５・・・第３の分周
回路、１０１３・・・第４の分周回路、１０７・・・Ｎ
５進カウンター１０８・・・Ｎ６進カウンター、１０９
・・・判定回路、８１０゜８２０・・・カウンタチェッ
ク回路。
ーのブロック図、第２図は従来のウォッチドッグタイマ
ーのブロック図、第３図は第１図の実施例の詳細を示し
たブロック図、第４図、第５図及び第６図は第３図のウ
ォッチドッグタイマーの動作を示すタイミングチャート
、第７図および第８図は本発明の他の実施例に係るウォ
ッチドッグタイマーのブロック図、第９図及び第１０図
は第７図および第８図の実施例のの動作を示すタイミン
グチャートである。 １０１・・・第１のクロック発振回路、１０２・・・第
２のクロック発振回路、１０３・・・第１の分周回路、
１０４・・・第２の分周回路、１０５・・・第３の分周
回路、１０１３・・・第４の分周回路、１０７・・・Ｎ
５進カウンター１０８・・・Ｎ６進カウンター、１０９
・・・判定回路、８１０゜８２０・・・カウンタチェッ
ク回路。
Claims (6)
- （１）第１の発振周波数ｆ＿１を出力する第１のクロッ
ク発振回路と、 第２の発振周波数ｆ＿２を出力する第２のクロック発振
回路と、 第１の発振周波数ｆ＿１を１／Ｎ＿１分周する第１の分
周回路と、 第１の発振周波数ｆ＿１を１／Ｎ＿２分周する第２の分
周回路と、 第２の発振周波数ｆ＿２を１／Ｎ＿３分周する第３の分
周回路と、 第２の発振周波数ｆ＿２を１／Ｎ＿４分周する第４の分
周回路と、 第１の分周回路の出力周波数ｆ＿１／Ｎ＿１をクロック
入力とし、第３の分周回路の出力周波数ｆ＿２／Ｎ＿３
の信号をリセット入力し、正常時においてｆ＿１／Ｎ＿
１／Ｎ＿５＜ｆ＿２／Ｎ＿３と設定してなるＮ＿５進カ
ウンターと、 第４の分周回路の出力周波数ｆ＿２／Ｎ＿４をクロック
入力とし、周波数ｆ＿１／Ｎ＿２の信号をリセット入力
し、正常時においてｆ＿２／Ｎ＿４／Ｎ＿６＜ｆ＿１／
Ｎ＿２と設定してなるＮ＿６進カウンターと、前記Ｎ＿
５進カウンター又は前記Ｎ＿６進カウンターの出力に基
づいて異常の有無を判定する判定回路とを有することを
特徴とするウォッチドッグタイマー。 - （２）第４の分周回路を第３の分周回路で兼用したこと
を特徴とする請求項１記載のウォッチドッグタイマー。 - （３）Ｎ＿５進カウンターを構成する複数個のフリップ
フロップ回路にリセット信号が入力する前後におけるフ
リップフロップ回路の出力の変化の有無を検出するカウ
ンタチェック回路を有することを特徴とする請求項１記
載のウォッチドッグタイマー。 - （４）カウンタチェック回路は、Ｎ＿５進カウンターの
フリップフロップ回路をリセットする信号より位相が進
んだ信号をクロック信号として入力し、前記フリップフ
ロップ回路からの出力をデータ端子に入力する第１のＤ
型フリップフロップ回路と、この第１のＤ型フリップフ
ロップ回路の出力と前記フリップフロップ回路からの反
転出力とを入力するナンドゲート回路と、このナンドゲ
ート回路の出力をデータ端子に入力し、前記リセット信
号をクロック端子に入力する第２のＤ型フリップフロッ
プ回路とからなることを特徴とする請求項３記載のウォ
ッチドッグタイマー。 - （５）Ｎ＿６進カウンターを構成する複数個のフリップ
フロップ回路にリセット信号が入力する前後におけるフ
リップフロップ回路の出力の変化の有無を検出するカウ
ンタチェック回路を有することを特徴とする請求項１記
載のウォッチドッグタイマー。 - （６）カウンタチェック回路は、Ｎ＿６進カウンターの
フリップフロップ回路をリセットする信号より位相が進
んだ信号をクロック信号として入力し、前記フリップフ
ロップ回路からの出力をデータ端子に入力する第３のＤ
型フリップフロップ回路と、この第３のＤ型フリップフ
ロップ回路の出力と前記フリップフロップ回路からの反
転出力とを入力するナンドゲート回路と、このナンドゲ
ート回路の出力をデータ端子に入力し、前記リセット信
号をクロック端子に入力する第４のＤ型フリップフロッ
プ回路とからなることを特徴とする請求項４記載のウォ
ッチドッグタイマー。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170285A JPH03250226A (ja) | 1990-01-16 | 1990-06-29 | ウォッチドッグタイマー |
| KR1019910000871A KR910014609A (ko) | 1990-01-23 | 1991-01-19 | 마이크로 펌프 관리 제어 방법 및 장치 |
| DE69118216T DE69118216T2 (de) | 1990-01-23 | 1991-01-22 | System und Verfahren zur Regelung einer Micropumpe |
| EP91300474A EP0439327B1 (en) | 1990-01-23 | 1991-01-22 | A system and method for controlling a micro-pump |
| US07/644,704 US5157699A (en) | 1990-01-23 | 1991-01-23 | Watchdog timer employing plural counters and discriminator for determining normal operating frequency range of input |
| CN91100509A CN1053664A (zh) | 1990-01-23 | 1991-01-23 | 微电化泵的监控方法和装置 |
| US07/963,888 US5248904A (en) | 1990-01-23 | 1992-10-19 | Switching regulator soft start circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP667490 | 1990-01-16 | ||
| JP2-6674 | 1990-01-16 | ||
| JP2170285A JPH03250226A (ja) | 1990-01-16 | 1990-06-29 | ウォッチドッグタイマー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250226A true JPH03250226A (ja) | 1991-11-08 |
Family
ID=26340866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170285A Pending JPH03250226A (ja) | 1990-01-16 | 1990-06-29 | ウォッチドッグタイマー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250226A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8824623B2 (en) | 2011-12-05 | 2014-09-02 | Seiko Epson Corporation | Timer device and electronic apparatus |
| US9075396B2 (en) | 2011-12-05 | 2015-07-07 | Seiko Epson Corporation | Timer device and electronic apparatus |
-
1990
- 1990-06-29 JP JP2170285A patent/JPH03250226A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8824623B2 (en) | 2011-12-05 | 2014-09-02 | Seiko Epson Corporation | Timer device and electronic apparatus |
| US9075396B2 (en) | 2011-12-05 | 2015-07-07 | Seiko Epson Corporation | Timer device and electronic apparatus |
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