JPH03250231A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH03250231A JPH03250231A JP2047676A JP4767690A JPH03250231A JP H03250231 A JPH03250231 A JP H03250231A JP 2047676 A JP2047676 A JP 2047676A JP 4767690 A JP4767690 A JP 4767690A JP H03250231 A JPH03250231 A JP H03250231A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- interface
- memory control
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006993 memory improvement Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関する。
従来、この種の記憶装置の制御部は、
システム
ごとにメモリインタフェース、特にクロックやデータ幅
が異なるため、それぞれのシステムに対し設計していた
。
が異なるため、それぞれのシステムに対し設計していた
。
又、近年のプロセッサの高速化により記憶装置への要求
性能も高くなっている。しかし、記憶素子の高速化の進
度がプロセッサに比べ遅いため、インタリーブ動作、ブ
ロック転送又はデータ幅を増やす等により高速データ転
送を実現する方法がとられている。
性能も高くなっている。しかし、記憶素子の高速化の進
度がプロセッサに比べ遅いため、インタリーブ動作、ブ
ロック転送又はデータ幅を増やす等により高速データ転
送を実現する方法がとられている。
一方、高速データ転送及びハード量増加による小型化に
伴いＬＳＩ化が進んでいる。従来技術においてＬＳＩ化
を行う時、その規模、ビン数、パワーにおいて１つのＬ
ＳＩで達成するにも限度がでてきている。
伴いＬＳＩ化が進んでいる。従来技術においてＬＳＩ化
を行う時、その規模、ビン数、パワーにおいて１つのＬ
ＳＩで達成するにも限度がでてきている。
ＬＳＩ化で高速のブロック転送を行う時、記憶素子の性
能上複数のＢＡＮＫに分けて制御しなければならず、そ
れに伴いビン数が増加したり、データ幅が増加すれば、
それはビン数に影響し、２つ以上に分割しなければなら
ない問題が出てきた。
能上複数のＢＡＮＫに分けて制御しなければならず、そ
れに伴いビン数が増加したり、データ幅が増加すれば、
それはビン数に影響し、２つ以上に分割しなければなら
ない問題が出てきた。
上述した従来の記憶装置のメモリ制御部はシステムごと
にメモリ制御部を作りＬＳＩ化を実現しているので、ビ
ン数、ゲート規模、パワー等を考慮し、適当にＬＳＩを
分割することが困難であるという欠点がある。
にメモリ制御部を作りＬＳＩ化を実現しているので、ビ
ン数、ゲート規模、パワー等を考慮し、適当にＬＳＩを
分割することが困難であるという欠点がある。
本発明の記憶装置は、ある単位のデータ幅を持ちかつ記
憶装置への読み出し要求及び書き込み要求によりメモリ
部からデータを読み出したり書き込んだりできるメモリ
制御部をシステムのデータ幅に対応するように１つ又は
複数個使用し、それを１つのグループとしてブロック転
送インタリーブ動作が行えるようにそのグループを１つ
又は複数個使用して構成する。
憶装置への読み出し要求及び書き込み要求によりメモリ
部からデータを読み出したり書き込んだりできるメモリ
制御部をシステムのデータ幅に対応するように１つ又は
複数個使用し、それを１つのグループとしてブロック転
送インタリーブ動作が行えるようにそのグループを１つ
又は複数個使用して構成する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。メモ
リ制御部（１）１１は、インタフェース・アドレス信号
１００からインタフェース−アドレス１信号１０１と４
Ｘｍバイト幅のインタフェース・データ信号２００から
４バイトのインタフェース・データ１信号２０１とイン
タフェース・メモリ制御信号３００からインタフェース
譬メモリ制御１信号３０１を受は取る。
リ制御部（１）１１は、インタフェース・アドレス信号
１００からインタフェース−アドレス１信号１０１と４
Ｘｍバイト幅のインタフェース・データ信号２００から
４バイトのインタフェース・データ１信号２０１とイン
タフェース・メモリ制御信号３００からインタフェース
譬メモリ制御１信号３０１を受は取る。
この時、ポジシロン１信号７０１によりバンクを位置づ
け、インタフェース書アドレス信号１０１とのデコード
により単独バンクへの動作であれば、メモリ部（１）２
１に読み出し、書き込みを行なうために、メモリ制御１
信号５０１を作成し、複数バンクへの動作（ブロック転
送）であれば、他バンクとの順番待ちを行い、メモリ部
（１）２１に読み出し、書き込みを行なうために、メモ
リ制御１信号５０１を作成する。
け、インタフェース書アドレス信号１０１とのデコード
により単独バンクへの動作であれば、メモリ部（１）２
１に読み出し、書き込みを行なうために、メモリ制御１
信号５０１を作成し、複数バンクへの動作（ブロック転
送）であれば、他バンクとの順番待ちを行い、メモリ部
（１）２１に読み出し、書き込みを行なうために、メモ
リ制御１信号５０１を作成する。
又、メモリ要求が受けとられたことを示すために、メモ
リ制御部（１）１１は、インタフェース・メモリ制御信
号３０１とインタフェース制御部３０の出力でインタフ
ェース制御信号６００を経由するインタフェース制御１
信号４０１に信号を返す。
リ制御部（１）１１は、インタフェース・メモリ制御信
号３０１とインタフェース制御部３０の出力でインタフ
ェース制御信号６００を経由するインタフェース制御１
信号４０１に信号を返す。
メモリ制御部（２）１２． メモリ制御部（ｎ）１３
もメモリ制御部（１）１１と同様に動く。
もメモリ制御部（１）１１と同様に動く。
第２図にデータ信号について述べる。
データ幅が４Ｘｍバイト幅を持つインタフェースの時、
データをｍ等分した１つの４バイトをインタフェース・
データ１，２．・・・ｍ信号とし、４バイト単位でメモ
リ制御を行う。
データをｍ等分した１つの４バイトをインタフェース・
データ１，２．・・・ｍ信号とし、４バイト単位でメモ
リ制御を行う。
又、ブロック転送でデータを１回分制御する時、初めに
どこのバンクと転送動作をするか、ポジシジン信号とイ
ンタフェース会アドレス信号により決まる。
どこのバンクと転送動作をするか、ポジシジン信号とイ
ンタフェース会アドレス信号により決まる。
すなわち、ボジシ１ン信号により制御すべきバンクが確
定する。
定する。
上記のように４バイトでメモリ制御を行うものをｍＸｊ
（＝ｎ）個用量して１つの記憶装置を作る。但し、こ
れは一実施例であり、メモリ制御単位は４バイトと限ら
ない。
（＝ｎ）個用量して１つの記憶装置を作る。但し、こ
れは一実施例であり、メモリ制御単位は４バイトと限ら
ない。
以上説明したように本発明は、ある単位のデータ幅を持
つＬＳＩ化を実現することにより、性能面や、ピン数、
ゲート規模、パワー共に適正なＬＳＩ化が実現でき、又
、データ幅の異なる個々のシステムにおいて、これを複
数個使用して構成することによりプロセッサの性能に合
わせることができるという効果がある。
つＬＳＩ化を実現することにより、性能面や、ピン数、
ゲート規模、パワー共に適正なＬＳＩ化が実現でき、又
、データ幅の異なる個々のシステムにおいて、これを複
数個使用して構成することによりプロセッサの性能に合
わせることができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するタイムチャートである。 １１・・・メモリ制御部（１）、１２・・・メモリ制御
部（２）、１３・・・メモリ制御部（ｎ）、２１・・・
メモリＩＩ（１）、２２・・・メモリ部（２）、２３・
・・メモリ部（ｎ）、３（１・・インタフェース制御部
、１００・・・インタフェース・アドレス信号、１０１
・・・インタフェース−アドレス１信号、１０２・・・
インタフェース・アドレス２信号、１０３・・・インタ
フェース・アドレスｎ信号、２００・・・インタフェー
ス拳データ信号、２０１・・・インタフェース壷データ
１信号、２０２・・・インタフェース・データ２信号、
２０３・・・インタフェース・データｎ信号、３００・
・・インタフェース・メモリ制御信号、３０１・・・イ
ンタフェース・メモリ制御１信号、３０２・・・インタ
フェース・メモリ制御２信号、３０３・・・インタフェ
ース・メモリ制御ｎ信号、４０１・・・インタフェース
制御１信号、４０２・・・インタフェース制御２信号、
４０３・・・インタフェース制御ｎ信号、５０１・・・
メモリ制御１信号、５０２・・・メモリ制御２信号、５
０３・・・メモリ制御ｎ信号、６００・・・インタフェ
ース・制御信号、７０１・・・ポジシロン１信号、７０
２・・・ポジシロン２信号、７０３・・・ポジシｅン１
ｎ信号。
第１図の動作を説明するタイムチャートである。 １１・・・メモリ制御部（１）、１２・・・メモリ制御
部（２）、１３・・・メモリ制御部（ｎ）、２１・・・
メモリＩＩ（１）、２２・・・メモリ部（２）、２３・
・・メモリ部（ｎ）、３（１・・インタフェース制御部
、１００・・・インタフェース・アドレス信号、１０１
・・・インタフェース−アドレス１信号、１０２・・・
インタフェース・アドレス２信号、１０３・・・インタ
フェース・アドレスｎ信号、２００・・・インタフェー
ス拳データ信号、２０１・・・インタフェース壷データ
１信号、２０２・・・インタフェース・データ２信号、
２０３・・・インタフェース・データｎ信号、３００・
・・インタフェース・メモリ制御信号、３０１・・・イ
ンタフェース・メモリ制御１信号、３０２・・・インタ
フェース・メモリ制御２信号、３０３・・・インタフェ
ース・メモリ制御ｎ信号、４０１・・・インタフェース
制御１信号、４０２・・・インタフェース制御２信号、
４０３・・・インタフェース制御ｎ信号、５０１・・・
メモリ制御１信号、５０２・・・メモリ制御２信号、５
０３・・・メモリ制御ｎ信号、６００・・・インタフェ
ース・制御信号、７０１・・・ポジシロン１信号、７０
２・・・ポジシロン２信号、７０３・・・ポジシｅン１
ｎ信号。
Claims (1)
- ある単位のデータ幅を持ちかつ記憶装置への読み出し要
求及び書き込み要求によりメモリ部からデータを読み出
したり書き込んだりできるメモリ制御部をシステムのデ
ータ幅に対応するように１つ又は複数個使用し、それを
１つのグループとしてブロック転送インタリーブ動作が
行えるようにそのグループを１つ又は複数個使用する手
段とを含むことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047676A JPH03250231A (ja) | 1990-02-27 | 1990-02-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047676A JPH03250231A (ja) | 1990-02-27 | 1990-02-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250231A true JPH03250231A (ja) | 1991-11-08 |
Family
ID=12781880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047676A Pending JPH03250231A (ja) | 1990-02-27 | 1990-02-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250231A (ja) |
-
1990
- 1990-02-27 JP JP2047676A patent/JPH03250231A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5410727A (en) | Input/output system for a massively parallel, single instruction, multiple data (SIMD) computer providing for the simultaneous transfer of data between a host computer input/output system and all SIMD memory devices | |
| US4149242A (en) | Data interface apparatus for multiple sequential processors | |
| JPH0363096B2 (ja) | ||
| US7584343B2 (en) | Data reordering processor and method for use in an active memory device | |
| JPH042976B2 (ja) | ||
| EP1866769A2 (en) | Memory device and method having multiple internal data buses and memory bank interleaving | |
| US5537582A (en) | Bus interface circuitry for synchronizing central processors running at multiple clock frequencies to other computer system circuitry | |
| JPS6243744A (ja) | マイクロコンピユ−タ | |
| JP2947664B2 (ja) | 画像専用半導体記憶装置 | |
| JPH03250231A (ja) | 記憶装置 | |
| JP3151832B2 (ja) | Ｄｍａコントローラ | |
| JPH03251940A (ja) | 記憶装置および方法 | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JP3270149B2 (ja) | データ転送装置 | |
| JP2642087B2 (ja) | 主記憶装置間データ転送処理機構 | |
| JPS6116115B2 (ja) | ||
| JPS63217460A (ja) | バツフア制御回路 | |
| JPS60205647A (ja) | デ−タ処理装置 | |
| JPS60220467A (ja) | ベクトルレジスタのアクセス制御回路 | |
| JPH0412491B2 (ja) | ||
| JPS63244255A (ja) | マルチプロセツサシステム | |
| JPH02204861A (ja) | ベクトルデータ処理装置 | |
| JPH04343132A (ja) | 中央演算処理装置 | |
| JPS62217483A (ja) | メモリ装置 | |
| JPS63165949A (ja) | マイクロプロセツサ間におけるシエイクハンドシステム |