JPH03250665A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03250665A JPH03250665A JP4900090A JP4900090A JPH03250665A JP H03250665 A JPH03250665 A JP H03250665A JP 4900090 A JP4900090 A JP 4900090A JP 4900090 A JP4900090 A JP 4900090A JP H03250665 A JPH03250665 A JP H03250665A
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- JP
- Japan
- Prior art keywords
- substrate
- diffusion region
- semiconductor device
- transistors
- wiring
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特に、絶縁基板上の半導
体層に形成されたＭｉｓ型半導体装置の安定動作に関す
るものである。
体層に形成されたＭｉｓ型半導体装置の安定動作に関す
るものである。
絶縁基板上の半導体層に形成されたＭｉｓ型トランジス
タの基本構造は第３図に示すようになっている。図にお
いて、１はＮ″″拡散領域、２はＮ型トランジスタのゲ
ート電極、３はＰ゛拡散領域、４はＮ＋拡散領域１とア
ルミのコンタクト部分、５はゲート電極２とアルミのコ
ンタクト部分、６は基板とアルミのコンタクト部分であ
る。
タの基本構造は第３図に示すようになっている。図にお
いて、１はＮ″″拡散領域、２はＮ型トランジスタのゲ
ート電極、３はＰ゛拡散領域、４はＮ＋拡散領域１とア
ルミのコンタクト部分、５はゲート電極２とアルミのコ
ンタクト部分、６は基板とアルミのコンタクト部分であ
る。
絶縁膜上に半導体結晶層があり、半導体結晶上にゲート
絶縁膜、ゲート電極２が形成され、ゲート電極に自己整
合的にソース／ドレイン拡散領域１が形成されている。
絶縁膜、ゲート電極２が形成され、ゲート電極に自己整
合的にソース／ドレイン拡散領域１が形成されている。
次に動作について説明する。
絶縁膜上の半導体層に形成されたＭＩＳ型トランジスタ
はバルク単結晶半導体層に形成されたＭＩＳ型トランジ
スタ同様に、ソース／ドレイン間の電位差によってドレ
イン近傍に高電界が発生する。この高電界によって加速
されたキャリアは半導体結晶との相互作用により多数の
電子・正孔対を発生させる。この発生した電子はドレイ
ンＮ゛拡散層に流れ込んでドレイン電流の一部となるが
、正孔はチャネル領域に蓄積されてチャネルの電位を上
昇させ、ドレイン電流特性にキンク効果等の好ましくな
い特性を生じさせる。キンク効果は、例えば、アイ・イ
ー・イー・イー エレクトロンデバイス レターズ １
９８８年 ９巻 ２号 ９７頁〜９９頁（ＩＥＥＥ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ＬｅｔｔｅｒｓＶ。
はバルク単結晶半導体層に形成されたＭＩＳ型トランジ
スタ同様に、ソース／ドレイン間の電位差によってドレ
イン近傍に高電界が発生する。この高電界によって加速
されたキャリアは半導体結晶との相互作用により多数の
電子・正孔対を発生させる。この発生した電子はドレイ
ンＮ゛拡散層に流れ込んでドレイン電流の一部となるが
、正孔はチャネル領域に蓄積されてチャネルの電位を上
昇させ、ドレイン電流特性にキンク効果等の好ましくな
い特性を生じさせる。キンク効果は、例えば、アイ・イ
ー・イー・イー エレクトロンデバイス レターズ １
９８８年 ９巻 ２号 ９７頁〜９９頁（ＩＥＥＥ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ＬｅｔｔｅｒｓＶ。
１．９． Ｎｏ、２． ｐｐ、９７〜９９．（１９８８
） ）において述べられている。このため、絶縁膜上の
半導体層に形成されたＭＩＳ型トランジスタではチャネ
ル直下の基板電位を固定して発生した少数キャリアを除
去するために基板コンタクトをとる工夫も試みられてい
る。
） ）において述べられている。このため、絶縁膜上の
半導体層に形成されたＭＩＳ型トランジスタではチャネ
ル直下の基板電位を固定して発生した少数キャリアを除
去するために基板コンタクトをとる工夫も試みられてい
る。
〔発明が解決しようとする課題］
従来の絶縁膜上の半導体層に形成されたＭＩＳ型トラン
ジスタではチャネル直下の基板電位を固定して発生した
少数キャリアを除去するためには、第３図に示すように
個々のトランジスタごとに基板とのコンタクト部６が必
要であり、配線に制約が大きく加わる等の問題点があっ
た。
ジスタではチャネル直下の基板電位を固定して発生した
少数キャリアを除去するためには、第３図に示すように
個々のトランジスタごとに基板とのコンタクト部６が必
要であり、配線に制約が大きく加わる等の問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、絶縁膜上の半導体層に形成された半導体装置
において配線に大きな制約を課すことなく、基板電位を
固定して発生した少数キャリアを除去できる半導体装置
を提供することを目的とする。
たもので、絶縁膜上の半導体層に形成された半導体装置
において配線に大きな制約を課すことなく、基板電位を
固定して発生した少数キャリアを除去できる半導体装置
を提供することを目的とする。
本発明にかかる半導体装置は、絶縁膜上の半導体層を連
結し、複数のトランジスタの基板電位を１ケ所のコンタ
クトでとるようにしたものである。
結し、複数のトランジスタの基板電位を１ケ所のコンタ
クトでとるようにしたものである。
本発明の半導体装置では、複数のトランジスタの基板電
位が１ケ所のコンタクトでとれるので、配線の制約が小
さい半導体装置を得ることができる。
位が１ケ所のコンタクトでとれるので、配線の制約が小
さい半導体装置を得ることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の構成を示
す図であり、また、第２図は第１図のＸ−Ｘ′断面構造
を示す図である、図において、１はソース、ドレイン領
域を構成するＮ゛拡散領域で例えばシリコン単結晶層に
Ｎ型の不純物を高濃度にドープして形成される。２はＮ
型トランジスタのゲート電極で、チャネル領域である低
濃度Ｐ型シリコン単結晶膜８上にゲート絶縁膜９を介し
２て接続されている。３は絶縁体基板７上に形成したＰ
゛拡散領域、４はＮ゛拡散領域１とアルミとのコンタク
ト部分、５はゲート電極２とアルミとのコンタクト部分
、６は絶縁性基板７とアルミとのコンタクト部分、７は
半導体層下の絶縁体基板、８はシリコン単結晶膜、９は
ゲート絶縁膜である。
す図であり、また、第２図は第１図のＸ−Ｘ′断面構造
を示す図である、図において、１はソース、ドレイン領
域を構成するＮ゛拡散領域で例えばシリコン単結晶層に
Ｎ型の不純物を高濃度にドープして形成される。２はＮ
型トランジスタのゲート電極で、チャネル領域である低
濃度Ｐ型シリコン単結晶膜８上にゲート絶縁膜９を介し
２て接続されている。３は絶縁体基板７上に形成したＰ
゛拡散領域、４はＮ゛拡散領域１とアルミとのコンタク
ト部分、５はゲート電極２とアルミとのコンタクト部分
、６は絶縁性基板７とアルミとのコンタクト部分、７は
半導体層下の絶縁体基板、８はシリコン単結晶膜、９は
ゲート絶縁膜である。
本実施例では、ゲート電極２によってＮ゛拡散領域１と
Ｐ゛拡散領域３とが分離され、複数のトランジスタのゲ
ート電極２がＰ゛拡散領域３で連結されている。このＰ
型に濃くドープされたＰ゛拡散領域３は抵抗値が低く、
内部配線に使用できるため複数のトランジスタの基板電
位を１つの基板とアルミとのコンタクト部分６でとるこ
とができる。
Ｐ゛拡散領域３とが分離され、複数のトランジスタのゲ
ート電極２がＰ゛拡散領域３で連結されている。このＰ
型に濃くドープされたＰ゛拡散領域３は抵抗値が低く、
内部配線に使用できるため複数のトランジスタの基板電
位を１つの基板とアルミとのコンタクト部分６でとるこ
とができる。
このため、本実施例では従来のように個々のトランジス
タごとに基板電位を固定するためのコンタクトを取る必
要がなく、配線に大きな制約がなくなり、トランジスタ
特性の安定した半導体装置が得られる。
タごとに基板電位を固定するためのコンタクトを取る必
要がなく、配線に大きな制約がなくなり、トランジスタ
特性の安定した半導体装置が得られる。
なお、上記実施例ではＮ型のＭＩＳＩ−ランジスタにつ
いて示したが、Ｎ型不純物とＰ型不純物を交換したＰ型
のＭ Ｉ Ｓ ＋−ランジスタであってもよい。
いて示したが、Ｎ型不純物とＰ型不純物を交換したＰ型
のＭ Ｉ Ｓ ＋−ランジスタであってもよい。
以上のように、この発明によれば、絶縁体基板上の半導
体層に形成された複数のトランジスタの基板電位を１ケ
所のコンタクトでとれるように構成したので、配線に大
きな制約を課すことなく、トランジスタ特性の安定した
半導体装置が得られる効果がある。
体層に形成された複数のトランジスタの基板電位を１ケ
所のコンタクトでとれるように構成したので、配線に大
きな制約を課すことなく、トランジスタ特性の安定した
半導体装置が得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体装置を示す図
、第２図は第１図の半導体装置のＸ−Ｘ′断面を示す図
、第３図は従来の半導体装置を示す図である。 １はＮ゛拡散領域、２はＮ型トランジスタのゲート電極
、３はＰ゛拡散領域、４はＮ゛拡散領域とアルミのコン
タクト、５はゲート電極とアルミのコンタクト、６は基
板とアルミのコンタクト、７は半導体層下の絶縁体、８
はシリコン単結晶膜、９はゲート絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
、第２図は第１図の半導体装置のＸ−Ｘ′断面を示す図
、第３図は従来の半導体装置を示す図である。 １はＮ゛拡散領域、２はＮ型トランジスタのゲート電極
、３はＰ゛拡散領域、４はＮ゛拡散領域とアルミのコン
タクト、５はゲート電極とアルミのコンタクト、６は基
板とアルミのコンタクト、７は半導体層下の絶縁体、８
はシリコン単結晶膜、９はゲート絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）絶縁体基板上の半導体層内に形成されたＭＩＳ型
の半導体装置であって、 複数個の上記半導体装置の基板電位を高濃度にドープし
た半導体層で連結し、 上記複数個の半導体装置の基板電位を上記半導体層から
１ヶ所のコンタクトでまとめてとるようにしたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4900090A JPH03250665A (ja) | 1990-02-27 | 1990-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4900090A JPH03250665A (ja) | 1990-02-27 | 1990-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250665A true JPH03250665A (ja) | 1991-11-08 |
Family
ID=12818920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4900090A Pending JPH03250665A (ja) | 1990-02-27 | 1990-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168337A (ja) * | 1999-10-25 | 2001-06-22 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
| JP2002289873A (ja) * | 2001-02-07 | 2002-10-04 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
-
1990
- 1990-02-27 JP JP4900090A patent/JPH03250665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168337A (ja) * | 1999-10-25 | 2001-06-22 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
| JP2002289873A (ja) * | 2001-02-07 | 2002-10-04 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
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