JPH03250757A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03250757A JPH03250757A JP2047888A JP4788890A JPH03250757A JP H03250757 A JPH03250757 A JP H03250757A JP 2047888 A JP2047888 A JP 2047888A JP 4788890 A JP4788890 A JP 4788890A JP H03250757 A JPH03250757 A JP H03250757A
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- JP
- Japan
- Prior art keywords
- input
- output terminal
- package
- packages
- output terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にパンケージを積層するだめの
構造に関するものである。
構造に関するものである。
従来より携帯電話、小型ハンディ、ＯＡ＠器などのよう
に使い勝手、デザインの点から、これ等に組込む半導体
素子の高密度化が要求されている。
に使い勝手、デザインの点から、これ等に組込む半導体
素子の高密度化が要求されている。
第５図は高密度化を図った従来の半導体装置の一例を示
す側面図であり、同図において、Ｂは実装基板であり、
その上に、図示しない半導体素子を収納するパッケージ
Ｐを多段に積層化している。
す側面図であり、同図において、Ｂは実装基板であり、
その上に、図示しない半導体素子を収納するパッケージ
Ｐを多段に積層化している。
この場合、各パッケージＰの外周には、先端がパッケー
ジＰの表面及び裏面方向に延長する入出力端子Ｔを設け
、積層時に上下の入出力端子Ｔ、 Ｔを対接させ、かつ
半田付けしている。
ジＰの表面及び裏面方向に延長する入出力端子Ｔを設け
、積層時に上下の入出力端子Ｔ、 Ｔを対接させ、かつ
半田付けしている。
しかしながら、従来の半導体装置によれば、半田付は時
に上、下のパンケージ間に位置づれが生じ易く、半田付
は時の位置決めが面倒となり、しかも半田のみにより上
、下のパッケージ間の接続がなされているので、パッケ
ージ間の接続強度が十分でないという欠点を有している
。
に上、下のパンケージ間に位置づれが生じ易く、半田付
は時の位置決めが面倒となり、しかも半田のみにより上
、下のパッケージ間の接続がなされているので、パッケ
ージ間の接続強度が十分でないという欠点を有している
。
この発明は上記のような問題点を解消するためになされ
たもので、上、下のパッケージの位置決めが正確で、し
かも接続強度が高い半導体装置を提供するものである。
たもので、上、下のパッケージの位置決めが正確で、し
かも接続強度が高い半導体装置を提供するものである。
下段のパッケージの入出力端子の上端に設けた嵌着部に
、上段のパッケージの入出力端子の下端を嵌着する。
、上段のパッケージの入出力端子の下端を嵌着する。
下段のパッケージの入出力端子の上端に、上段のパンケ
ージの入出力端子の下端が嵌着されて位置決めされて、
左右３前後方向の移動が阻止される。
ージの入出力端子の下端が嵌着されて位置決めされて、
左右３前後方向の移動が阻止される。
第１図ないし第４図は本発明による半導体装置の一実施
例を示す断面図及び平面図であり、各図において、Ｒは
下段パッケージ、Ｐは上段パンケージ、Ｑは中段パッケ
ージであり、それぞれ長方形の底板１ａとこの底板１ａ
の外周に設けた側枠１ｂとから成る金属容器１を有する
。上段パッケージＰは、底板１ａが上向きとなり、中段
、下段パンケージＱ、 Ｒは底板１ａが下向きとなって
いる。第４図に示す如く、各パッケージＰ、 Ｑ、 Ｒ
の底板１ａの表面中央に半導体素子５が設けられ、その
左、右端にセラミック部材２が位置され、各セラミック
部材２の同一位置に、円柱状の高周波用入出力端子３ａ
、３ｂ、３ｃが上、下方向に延長する如く植設される。
例を示す断面図及び平面図であり、各図において、Ｒは
下段パッケージ、Ｐは上段パンケージ、Ｑは中段パッケ
ージであり、それぞれ長方形の底板１ａとこの底板１ａ
の外周に設けた側枠１ｂとから成る金属容器１を有する
。上段パッケージＰは、底板１ａが上向きとなり、中段
、下段パンケージＱ、 Ｒは底板１ａが下向きとなって
いる。第４図に示す如く、各パッケージＰ、 Ｑ、 Ｒ
の底板１ａの表面中央に半導体素子５が設けられ、その
左、右端にセラミック部材２が位置され、各セラミック
部材２の同一位置に、円柱状の高周波用入出力端子３ａ
、３ｂ、３ｃが上、下方向に延長する如く植設される。
なお、入出力端子３ａ３ｂ、３ｃの上端は各パッケージ
表面より露出し、かつ入出力端子３ａ、３ｂ、３ｃの下
端は窓部ｍを介して下部方向に突出している。
表面より露出し、かつ入出力端子３ａ、３ｂ、３ｃの下
端は窓部ｍを介して下部方向に突出している。
また、入出力端子３ｂ、３ｃの上端には穴ｌが設けられ
て嵌着部となり、入出力端子３ａ、３ｂの下端は、この
穴ｌに嵌入する如く小径に成形されている。各入出力端
子３ａ、３ｂ、３ｃは、リドｎ及びボンディングワイヤ
ｔを介して半導体素子５に接続される。６は各バ・７ケ
ージＰ、 ＱＲの開口部を寒く平板状のシールキャップ
である。
て嵌着部となり、入出力端子３ａ、３ｂの下端は、この
穴ｌに嵌入する如く小径に成形されている。各入出力端
子３ａ、３ｂ、３ｃは、リドｎ及びボンディングワイヤ
ｔを介して半導体素子５に接続される。６は各バ・７ケ
ージＰ、 ＱＲの開口部を寒く平板状のシールキャップ
である。
上記金属容器１はコバール製であり、また上記セラミッ
ク部材２は、金属容器１、入出力端子３との接合部分と
してワイヤボンド部を含む内部リード部をタングステン
あるいはモリブデンでメタライズした酸二ソケルメソキ
を施したもので、金属容器工とセラミック部材２と入出
力端子３との三者を活貝で固定してロウ付けしたもので
ある。
ク部材２は、金属容器１、入出力端子３との接合部分と
してワイヤボンド部を含む内部リード部をタングステン
あるいはモリブデンでメタライズした酸二ソケルメソキ
を施したもので、金属容器工とセラミック部材２と入出
力端子３との三者を活貝で固定してロウ付けしたもので
ある。
入出力端子３ａ、３ｂ、３ｃの特性インピーダンスは、
金属容器１をグランドとしてセラミック部材２で調整し
ている。特性インピーダンスＺ０は次式で表され、グラ
ンド−誘電体−導体間の寸法、形状によって任意に設定
できる。
金属容器１をグランドとしてセラミック部材２で調整し
ている。特性インピーダンスＺ０は次式で表され、グラ
ンド−誘電体−導体間の寸法、形状によって任意に設定
できる。
Ｚｏ ＝
■、 ・ Ｃ
（Ｖ ｐは伝搬速度で誘電体材質で決まり、Ｃは線路の
単位長さ当たりのキャパシタンスである。）このように
組立てたパッケージに半導体素子５をダイボンドした後
、シールキャップ６で封止している。
単位長さ当たりのキャパシタンスである。）このように
組立てたパッケージに半導体素子５をダイボンドした後
、シールキャップ６で封止している。
シールキャップ６には上下段の相互の干渉をさけるため
必要に応じてフェライトなどの電波吸収体が用いられる
。上、中、下段パッケージＰ、 ＱＲの積層による各パ
ッケージ間の電気的接続は入出力端子３ｂ、３ｃに設け
た穴ｌに入出力端子３ａ、３ｂを挿入して半田接合によ
ってなされる。
必要に応じてフェライトなどの電波吸収体が用いられる
。上、中、下段パッケージＰ、 ＱＲの積層による各パ
ッケージ間の電気的接続は入出力端子３ｂ、３ｃに設け
た穴ｌに入出力端子３ａ、３ｂを挿入して半田接合によ
ってなされる。
なお、通常の入出力端子４ａ、４ｂ、４ｃは、第３図に
示すようにフランジ４ｍを有するもので、その上端をピ
アホール７の途中まで下から嵌入することにより植設さ
れ、入出力端子４ａ、４ｂの下端は接続穴９に嵌入し、
半田付けして接続される。
示すようにフランジ４ｍを有するもので、その上端をピ
アホール７の途中まで下から嵌入することにより植設さ
れ、入出力端子４ａ、４ｂの下端は接続穴９に嵌入し、
半田付けして接続される。
上記入出力端子４ａ、４ｂの接続穴９となる部分はオー
ブンホールの状態で積層一体化、焼成により製作される
。
ブンホールの状態で積層一体化、焼成により製作される
。
なお、金属容器１、セラミック部材２の組立は実施例の
ロウ付げに限定されることなく他の接合方法でもなんら
さしつかえない。
ロウ付げに限定されることなく他の接合方法でもなんら
さしつかえない。
以上の構成によれば、下段パッケージＲの入出力端子３
この嵌着部としての穴ｌ及び接続穴９に中段パッケージ
Ｑの入出力端子３ｂ、４ｂの下端を嵌入しかつ半田付け
し、さらに中段パンケージＱの入出力端子３ｂの嵌着部
としての穴β及び接続９に上段パッケージＲの入出力端
子３ａ、４ａの下端を嵌入しかつ半田付けし、さらに金
属容器１同志をロウ付けすることにより組立てが完成す
る。従って、入出力端子相互間の嵌着に基づき土中、下
段パッケージＰ、Ｑ、Ｒが正確に位置決めされて動かな
いので、半田付は及びロウ付けが容易となり、かつ正確
な立体積層形状を確保できる。
この嵌着部としての穴ｌ及び接続穴９に中段パッケージ
Ｑの入出力端子３ｂ、４ｂの下端を嵌入しかつ半田付け
し、さらに中段パンケージＱの入出力端子３ｂの嵌着部
としての穴β及び接続９に上段パッケージＲの入出力端
子３ａ、４ａの下端を嵌入しかつ半田付けし、さらに金
属容器１同志をロウ付けすることにより組立てが完成す
る。従って、入出力端子相互間の嵌着に基づき土中、下
段パッケージＰ、Ｑ、Ｒが正確に位置決めされて動かな
いので、半田付は及びロウ付けが容易となり、かつ正確
な立体積層形状を確保できる。
また、入出力端子相互間の嵌着力により外力が作用して
もパッケージ相互が容易に剥がれるおそれがない。しか
も本実施例によれば、ベース基板に金属容器１を用い、
高周波用入出力端子３ａ、３ｂ、３ｃの特性インピーダ
ンスを調整し、シールキャップ６には必要に応じて電波
吸収体を用いたパッケージを積層による多段化ができる
構成にしたので、高周波素子の放熱、段間接続の信号損
失、相互干渉などの問題がなく、パンケージの実装面積
に対する高周波素子の収容率を向上させる効果がある。
もパッケージ相互が容易に剥がれるおそれがない。しか
も本実施例によれば、ベース基板に金属容器１を用い、
高周波用入出力端子３ａ、３ｂ、３ｃの特性インピーダ
ンスを調整し、シールキャップ６には必要に応じて電波
吸収体を用いたパッケージを積層による多段化ができる
構成にしたので、高周波素子の放熱、段間接続の信号損
失、相互干渉などの問題がなく、パンケージの実装面積
に対する高周波素子の収容率を向上させる効果がある。
なお、本発明においては中段パンケージＱとしては省略
して２段重ねとしても、あるいは複数個設けて３段以上
重ねるようにしてもよい。
して２段重ねとしても、あるいは複数個設けて３段以上
重ねるようにしてもよい。
以上のように本発明によれば、下段バ・７ケージの入出
力端子の上端側に、上段パッケージの入出力端子の下端
を嵌着するように構成したので、半田付は等に際してパ
ッケージ相互の位置づれが発止せず、またパンケージ相
互間の接続強度を高めることができる。
力端子の上端側に、上段パッケージの入出力端子の下端
を嵌着するように構成したので、半田付は等に際してパ
ッケージ相互の位置づれが発止せず、またパンケージ相
互間の接続強度を高めることができる。
第１図ないし第４図は本発明による半導体装置の一実施
例を示す断面図及び平面図、第５図は従来の半導体装置
の一例を示す図である。 ・・入出力端子、５・・・半導体素子、６・シールキャ
ップ、Ｐ、Ｑ、Ｒ・・・上、中、下段パッケージ。
例を示す断面図及び平面図、第５図は従来の半導体装置
の一例を示す図である。 ・・入出力端子、５・・・半導体素子、６・シールキャ
ップ、Ｐ、Ｑ、Ｒ・・・上、中、下段パッケージ。
Claims (1)
- 【特許請求の範囲】 半導体素子を収納しかつ互いに積層された下段パッケ
ージ及び上段パッケージより成る半導体装置において、 上記上、下段パッケージに、上、下方向に延長する入出
力端子を設けるとともに、下段パッケージの入出力端子
は、その上端を下段パッケージの上面より露出させかつ
当該上端に、上記上段パッケージの入出力端子の下端を
嵌着する嵌着部を形成したことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047888A JPH03250757A (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047888A JPH03250757A (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250757A true JPH03250757A (ja) | 1991-11-08 |
Family
ID=12787940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047888A Pending JPH03250757A (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250757A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4303734A1 (de) * | 1993-02-03 | 1994-08-04 | Deutsches Elektronen Synchr | Chipträger |
| US5498902A (en) * | 1993-08-25 | 1996-03-12 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| US5613033A (en) * | 1995-01-18 | 1997-03-18 | Dell Usa, Lp | Laminated module for stacking integrated circuits |
| DE19923523A1 (de) * | 1999-05-21 | 2000-11-30 | Siemens Ag | Halbleitermodul mit übereinander angeordneten, untereinander verbundenen Halbleiterchips |
| JP2001015678A (ja) * | 1999-06-29 | 2001-01-19 | Mitsubishi Electric Corp | 高周波モジュール |
| JP2008277838A (ja) * | 2008-05-21 | 2008-11-13 | Mitsubishi Electric Corp | 高周波モジュール |
-
1990
- 1990-02-28 JP JP2047888A patent/JPH03250757A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4303734A1 (de) * | 1993-02-03 | 1994-08-04 | Deutsches Elektronen Synchr | Chipträger |
| US5498902A (en) * | 1993-08-25 | 1996-03-12 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| US5613033A (en) * | 1995-01-18 | 1997-03-18 | Dell Usa, Lp | Laminated module for stacking integrated circuits |
| DE19923523A1 (de) * | 1999-05-21 | 2000-11-30 | Siemens Ag | Halbleitermodul mit übereinander angeordneten, untereinander verbundenen Halbleiterchips |
| JP2001015678A (ja) * | 1999-06-29 | 2001-01-19 | Mitsubishi Electric Corp | 高周波モジュール |
| JP2008277838A (ja) * | 2008-05-21 | 2008-11-13 | Mitsubishi Electric Corp | 高周波モジュール |
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