JPS5828775B2

JPS5828775B2 - 多段分周回路

Info

Publication number: JPS5828775B2
Application number: JP52129904A
Authority: JP
Inventors: 清青木
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-10-29
Filing date: 1977-10-29
Publication date: 1983-06-17
Also published as: JPS5463657A

Description

【発明の詳細な説明】この発明は分周回路に係り、特に論理素子としてＩ２Ｌ
（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇ
ｉｃ）を用いた多段分周回路に関する。

■２Ｌは最近開発された論理素子で、等価回路で示すと
第１図のように表わされる。

即ち、インバータ用ＮＰＮトランジスタＴ１とこのトラ
ンジスタＴ１のベースにコレクタを、エミッタにベース
を接続したインジェクタ用ＰＮＰｌ−ランジスタＴ２
とから構成される。

具体的には、インバータ用トランジスタＴ１は通常の
プレーナトランジスタにおけるエミッタとコレクタを逆
にしたいわゆる逆構造パーティカルトランジスタにより
構成され、インジェクタ用トランジスタＴ２はそのコレ
クタ、ベースをそれぞれインバータ用トランジスタＴ１
のベース、エミッタと共有する形でラテラル構造のトラ
ンジスタとして構成される。

そして、インジェクタ用トランジスタＴ２のエミッタに
外部電源（＋ＶＥＥ）を印加して、このトランジスタＴ
２を介してインバータ用トランジスタＴ１のベースに電
荷を供給することにより論理動作を行わせるものである
。

第１図の例では、インバータ用トランジスタＴ１をマ
ルチコレクタ形式として２個の信号出力端０ＵＴ１，０
ＵＴ２を設け、また３個の信号入力端ＩＮ１〜■Ｎ３を
設けており、このような■２Ｌを以下の説明では第
２図の論理記号で表わすことにする。

このような■２Ｌを用いた集積回路において、分周回路
は多く用いられる回路である。

第３図、第４図には従来より知られたに分周回路をＩ２
Ｌで構成した例を示す。

共に、入力してくるクロックパルスＣＰのＨの周波数の
出力Ｑが得られる。

第３図の回路は６個のゲート０１〜Ｇ６を用いているの
に対し、第４図の回路はゲートが０１□〜Ｇ１４０４個
であって、集積度の点で優れている。

ただし、第４図の回路ではゲート入力部の電圧立上り時
間を、ＧよりＧ１１が、Ｇ０３よりＧ１４がそれぞれ
短２かくなるように設定しである。

以上のようなＸ分周回路を何段も縦続接続することによ
り、高い周波数のパルスを低い周波数のパルスとするこ
とができる。

例えば時計用集積回路の場合、多くは３２．７６８Ｋ
Ｈｚを基準周波数として用い、Ｘ分周回路を１５段接
続することにより、ＩＨ２のパルスを得ている。

このような多段分周回路を特に腕時計のようなものに利
用する場合、集積密度を上げることと同時に、消費電力
を可能な限り少なくすることが重要であり、例えば、分
局周波数に応じて各段の供給電流を制御するような試み
がなされている。

この発明は上記した点に鑑みてなされたもので、Ｉ２Ｌ
を用い、低消費電力でかつ高集積化を可能とした多
段分周回路を提供するものである。

この発明に係る多段分周回路は、■２Ｌを用いたゲート
で構成したに分周回路を多段接続して得られるが、この
場合に、初段ないし最初の数段に用いるＸ分周回路とそ
れ以降の段に用いるＸ分周回路とを異なる構成としたこ
とが特徴である。

即ち、初段ないし最初の数段に用いる第１のに分周回路
は第１〜第４のゲートを用いて、第１、第２のゲートの
入力にそれぞれ第２、第１のゲートの出力を帰還し、第
３、第４のゲートの入力にそれぞれ第４、第３のゲート
の出力を帰還すると共に、第１、第２のゲートの出力を
それぞれ第３、第４のゲートに入力し、かつ第３、第４
０ゲ゛−トの出力をそれぞれ第２、第１のゲートの入力
に帰還し、第１、第２のゲートに入力するクロックパル
スと第３、第４のゲートに入力するクロックパルスを互
いに逆相として動作させるものである。

また、それ以降の段に用いる第２のに分周回路は第５〜
第８のゲートを用いて、第５、第６のゲートの入力にそ
れぞれ第６、第５のゲートの出力を帰還し、第７、第８
のゲートの入力にそれぞれ第８、第７のゲートの出力を
帰還すると共に、第５のゲートの出力を第７、第８のゲ
ートに入力し、かつ第８のゲートの出力を第５のゲート
の入力に帰還して、第５、第８のゲート入力部の立上り
時間をそれぞれ第６、第７のゲート入力部の立上り時間
より短かくなるように設定したものである。

第１のに分周回路は、第２のに分周回路に比べて配線数
が多いが、同じ動作周波数で比較したとき消費電力が第
２のに分周回路より小さくて済む。

その理由は次のとおりである。

■２Ｌゲートは、前述のようにインジェクタによる供給
電流により立上り時間即ち動作速度が決定され、供給電
流を大きくすることで動作速度が速くなる。

ところで■２Ｌゲートを用いた論理回路の動作速度はそ
の構成ゲートのうち動作速度の遅いものにより決定され
る。

従って全ゲートに同じものを用いる第１のＸ分周回路と
ゲートの立上り時間に差をつける第２のに分周回路を同
じ動作速度とする場合を比較すると、第２のに分周回路
は、立上りの遅いゲートの供給電流を第１のに分周回路
のそれと同じとし、他のゲートの供給電流をこれらより
大きく設定して立上り時間に差をつけなければならない
。

つまり第２のＸ分周回路は、配線数を減らす代償として
第１のＸ分周回路構成と比べて消費電力を犬としなけれ
ばならないのである。

以下、この発明の実施例を詳細に説明する。

第５図は第１のに分周回路の一例で、第１のゲートＧ２
１、第２のゲートＧ２□、第３のゲートＧ２３、第４の
ゲートＧ２４により構成される。

互いに逆相のクロックパルスＣＰ、ＣＰはそれぞれゲー
トＧ２６．Ｇ２５を介して入力される。

各ゲート入力部のパルス波形は第６図のようになる。

この阿分周回路は従来の同種の回路に比べて約Ｈの消費
電力で動作するという利点をもっている。

しかし、このに分周回路を何段も接続しようとすると、
次のような問題が生ずる。

即ち、第６図のパルス波形から明らからように、第３、
第４のゲートＧ２３．Ｇ２４の出力をそのまま次段のク
ロックパルスＣＰ、ＣＰとして用いることができない。

そのため、例えば第１のゲートＧ２１の出力を第４のゲ
ートＧ２４の出力に、第２のゲートＧ２□の出力を第３
のゲートＧ２３の出力にそれぞれ接続することにより、
パルス波形を変える。

このようにして、この第１のに分周回路を縦続接続する
と、第７図のような構成となり、配線数が非常に多くな
る。

従って、第１のに分周回路は多段分周回路のうち周波数
が高く電力消費の大きい初段ないし最初の数段に用いる
。

そして、低周波数となって消費電力が余り問題にならな
い後段には、消費電力が第１のに分周回路よりは大きい
が配線が非常に簡単になる第２のに分周回路を用いる。

第２のに分周回路の一例を第８図に示す。

これは第４図の回路に若干変形を加えたもので、第５の
ゲートＧ３１、第６のゲートＧ３□、第７のゲートＧ３
３、第８のゲートＧ３４により構成される。

第４図の場合と同様、ゲート入力部の立上り時間を、第
６のゲートＧ３２より第５のゲートＧ３１、第７のゲー
トＧ３３より第８のゲートＧ３４の方がそれぞれ短かく
なるように設定しである。

クロックパルスＣＰはゲートＧ２６を介して第８のゲー
トＧ３４へ、これと逆相のクロックパルスＣＰはゲー１
−０３５を介して第５、第６のゲートＧ３□、Ｇ３□へ
入力する。

この第２のＸ分周回路が正常に動作するためには、クロ
ックパルスＣＰ、ＣＰが第９図に示すような関係、つま
り、共に低レベルにある状態が少しでもなくてはならな
い。

そして、クロックパルスの高レベルにある時間が低レベ
ルにある時間より短かく、に〜月にある方が消費電力が
少なくて済むという特徴をもっている。

このことは、先に説明した第１のＸ分周回路の出力Ｑ、
Ｑをそのまま第２の分周回路のクロックパルスＣＰ、Ｃ
Ｐとして用いて非常に有利であることを意味している。

第５図に示した第１のＸ分周回路を初段に用い、その後
に第８図に示した第２のＸ分周回路を接続した実施例を
第１０図に示す。

このように構成すれば、これまでの説明から明らかなよ
うに、動作周波数の高い初段に低電力で動作する第１の
Ｘ分周回路を用いることで全体としての消費電力を低く
抑えることができ、また２段目以降に第２の名分周回路
を用いることで第７図と比較して大幅に配線数が減少し
、高密度集積化が可能となる。

従って、この多段分周回路は、特に腕時計用集積回路と
して非常に有用なものとなる。

なお、上記実施例では第２のＸ分周回路として第８図の
例を挙げた。

これに対し、若干消費電力は増えるが、第２のＸ、分周
回路として第４図の回路を用いるのも有効である。

第６図のパルス波形は第４図の回路にとっても消費電力
を低減する上で有利である。

第５図の第１のＸ分周回路を初段に用い、２段目以降の
第２の分周回路として第４図を用いた例を第１１図に示
した。

その他、この発明はその趣旨を逸脱しない範囲で種々変
形実施することが可能である。

【図面の簡単な説明】

第１図は■２Ｌの等価回路図、第２図はＩ２上を用いた
ゲート論理記号を示す図、第３図および第４図は■２Ｌ
ゲートを用いたＸ分周回路の構成例を示す図、第５図は
この発明の一実施例に用いる第１のに分周回路の構成例
を示す図、第６図はその動作波形図、第７図は第５図の
に分周回路を多段接続した分周回路を示す図、第８図は
この発明の一実施例に用いる第２のに分周回路の構成例
を示す図、第９図はそのクロックパルス波形を示す図、
第１０図はこの発明の一実施例の多段分周回路を示す図
、第１１図は別の実施例の多段分周回路を示す図である
。Ｇ２１・・・・・・第１のゲート、Ｇ２゜・・・・・・
第２のゲート、Ｇ２３・・・・・・第３のゲート、Ｇ２
４・・・・・・第４のゲート、Ｇ３、・・・・・・第５
のゲート、Ｇ３□・・・・・・第６のゲート、Ｇ３３・
・・・・・第７のゲート、Ｇ３４・・・・・・第８のゲ
ート。

Claims

【特許請求の範囲】

１インバータ用トランジスタと、このトランジスタの
ベースにコレクタを、エミッタにベースを接続したこれ
と相補型のインジェクタ用トランジスタとからなる論理
素子を用いたゲートで構成したに分周回路を多段接続し
てなる多段分周回路において、第１のに分周回路は第１
〜第４のゲートを用いて、第１１第２のゲートの入力に
それぞれ第２、第１のゲートの出力を帰還し、第３、第
４のゲートの入力にそれぞれ第４、第３のゲートの出力
を帰還すると共に、第１１第２のゲートの出力をそれぞ
れ第３、第４のゲートに入力し、かつ第３、第４のゲー
トの出力をそれぞれ第２、第１のゲートの入力に帰還し
、第１、第２のゲートに入力するクロックパルスと第３
、第４のゲートに入力するクロックパルスを互いに逆相
として動作させるものであり、第２のに分周回路は第５
〜第８のゲートを用いて、第５、第６のゲートの入力に
それぞれ第６、第５のゲートの出力を帰還し、第７、第
８のゲートの入力にそれぞれ第８、第７のゲートの出力
を帰還すると共に、第５のゲートの出力を第７、第８の
ゲートに入力し、かつ第８のゲートの出力を第５のゲー
トの入力に帰還して、第５、第８のゲート入力部の立上
り時間をそれぞれ第６、第７のゲート入力部の立上り時
間より短かくなるように設定したものであって、初段な
いし最初の数段に第１のＨ分周回路を用い、それ以降の
段に第２のに分周回路を用いたことを特徴とする多段分
周回路。