JPH0325592A - 貨幣計数機の判別装置 - Google Patents
貨幣計数機の判別装置Info
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- JPH0325592A JPH0325592A JP1159972A JP15997289A JPH0325592A JP H0325592 A JPH0325592 A JP H0325592A JP 1159972 A JP1159972 A JP 1159972A JP 15997289 A JP15997289 A JP 15997289A JP H0325592 A JPH0325592 A JP H0325592A
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- sampling data
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- 238000005070 sampling Methods 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims description 24
- 230000015654 memory Effects 0.000 description 47
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Inspection Of Paper Currency And Valuable Securities (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、紙幣．ｌｉ！貨などの計数機に係り、その
読取判別に用いて好適な貨幣計数機の判別装置に関する
。
読取判別に用いて好適な貨幣計数機の判別装置に関する
。
「従来の技術」
一般に、貨幣計数機では、貨幣などを単に計数するだけ
ではなく、その画像パターンを読み取り、真偽の判別処
理を行っている。
ではなく、その画像パターンを読み取り、真偽の判別処
理を行っている。
第３図は上述した貨幣計数機の第１の従来例による判別
装置の構成を示すブロック図である。この図において、
この判別装置はセンサ２、アンプ３、Ａ／Ｄ変換器４、
ＣＰＵ （中央処理装置）５、ＤＭＡ （ダイレクト・
メモリ・アクセス）コントローラ８および２つのメモリ
９．１ ０から構成されている。この判別装置では、一
方のメモリ９をサンプリン′グデータＳＤの書き込み専
用とし、他方のメモリＩＯを判別処理専用としている。
装置の構成を示すブロック図である。この図において、
この判別装置はセンサ２、アンプ３、Ａ／Ｄ変換器４、
ＣＰＵ （中央処理装置）５、ＤＭＡ （ダイレクト・
メモリ・アクセス）コントローラ８および２つのメモリ
９．１ ０から構成されている。この判別装置では、一
方のメモリ９をサンプリン′グデータＳＤの書き込み専
用とし、他方のメモリＩＯを判別処理専用としている。
上述した構戊において、まず、１枚目の計数対象物の画
像パターンがセンサ２によって検出され、このセンサ２
からのアナログ信号がアンプ３によって増幅されろ。そ
して、アンブ３からのアナログ信号は、Ａ／Ｄ変換器４
によってデジタル信号のサンプリングデータＳ Ｄ ＋
に変換される。このサンプリングデータＳ Ｄ ＋は、
ＣＰＵ５によってメモリ９に書き込まれる。サンプリン
グデータＳＤの書き込みが終了すると、メモリ９に書き
込まれｔニサンプリングデータＳＤｌは、ＣＰＵ５また
よＤ Ｍハコントローラ８によって、判別処理用のメモ
リｌＯに転送される。サンプリングデータＳＤ．の転送
が終了すると、このサンプリングデータＳＤ，に基づい
てＣＰＵ５により判別処理が行われる。また、判別処理
の実行中には、これに並（：ｊＬてＣＰＵ５の割込処理
によってメモリ９に２枚目の計数対象物のサンプリング
データＳ Ｄ ｔが古き込まれる。そして、サンプリン
グデータＳＤＩに対する判別処理が終了すると、ＤＭＡ
コンｌ・ローラ８などによってメモリ９からメモリ１０
ヘサンプリングデータＳ Ｄ ｔが転送される。サンブ
リングデータＳ Ｄ ２の転送が終了すると、再び、こ
のサンプリングデータＳＤ，に基づいてＣＰＵ５により
判別処理が行われる。以後、Ａ／Ｄ変換器４から供給さ
れる新たなサンプリングデータＳＤ３ ， Ｓ Ｄ ４
・・・・・・は、計数対象物毎にメモリ９に一旦記憶さ
れ、その後、所定のタイミングでメモリ１０に転送され
る。そして、このメモリ１．０に転送されたサンプリン
グデータＳＤ３，ＳＤ４・・・・・・に基づいてＣＰＵ
５により判別処理か行われる。
像パターンがセンサ２によって検出され、このセンサ２
からのアナログ信号がアンプ３によって増幅されろ。そ
して、アンブ３からのアナログ信号は、Ａ／Ｄ変換器４
によってデジタル信号のサンプリングデータＳ Ｄ ＋
に変換される。このサンプリングデータＳ Ｄ ＋は、
ＣＰＵ５によってメモリ９に書き込まれる。サンプリン
グデータＳＤの書き込みが終了すると、メモリ９に書き
込まれｔニサンプリングデータＳＤｌは、ＣＰＵ５また
よＤ Ｍハコントローラ８によって、判別処理用のメモ
リｌＯに転送される。サンプリングデータＳＤ．の転送
が終了すると、このサンプリングデータＳＤ，に基づい
てＣＰＵ５により判別処理が行われる。また、判別処理
の実行中には、これに並（：ｊＬてＣＰＵ５の割込処理
によってメモリ９に２枚目の計数対象物のサンプリング
データＳ Ｄ ｔが古き込まれる。そして、サンプリン
グデータＳＤＩに対する判別処理が終了すると、ＤＭＡ
コンｌ・ローラ８などによってメモリ９からメモリ１０
ヘサンプリングデータＳ Ｄ ｔが転送される。サンブ
リングデータＳ Ｄ ２の転送が終了すると、再び、こ
のサンプリングデータＳＤ，に基づいてＣＰＵ５により
判別処理が行われる。以後、Ａ／Ｄ変換器４から供給さ
れる新たなサンプリングデータＳＤ３ ， Ｓ Ｄ ４
・・・・・・は、計数対象物毎にメモリ９に一旦記憶さ
れ、その後、所定のタイミングでメモリ１０に転送され
る。そして、このメモリ１．０に転送されたサンプリン
グデータＳＤ３，ＳＤ４・・・・・・に基づいてＣＰＵ
５により判別処理か行われる。
次に、第２の従来例の判別装置について説明する。この
判別装置の構成は第３図に示す第１の従来例と同様であ
る。ただし、この判別装置では、サンプリングデータＳ
Ｄ ｌ， Ｓ Ｄ ｚ・・・・・・の書き込みおよび
判別処理かメモリ９，ＩＯに対して交互に行われる。
まず、第１の従来例と同様に順次供給される計数対象物
の画像パターンがセンサ２によって検出され、このセン
サ２からのアナログ信号がアンプ３によって増幅された
後、Ａ／Ｄ変換器４によってデジタル信号のサンプリン
グデータＳ Ｄ ＋，Ｓ Ｄ ｔ’・・・・・に変換さ
れる。このサンプリングデータＳＤ．，ＳＤ１・・・・
・は、計数対象物毎にＤＭ Ａコントローラ８によって
メモリ９およびメモリｌＯへ交互に書き込まれる。 ま
た、ＣＰＵ５による判別処理は、ＤＭＡコントローラ８
の書き込みが行われているメモリとは反対側のメモリ、
すなわち既にサンプリングデータＳＤ，，＄Ｄ１・・の
書き込みが終了したメモリに対して順次行わイ１る。
判別装置の構成は第３図に示す第１の従来例と同様であ
る。ただし、この判別装置では、サンプリングデータＳ
Ｄ ｌ， Ｓ Ｄ ｚ・・・・・・の書き込みおよび
判別処理かメモリ９，ＩＯに対して交互に行われる。
まず、第１の従来例と同様に順次供給される計数対象物
の画像パターンがセンサ２によって検出され、このセン
サ２からのアナログ信号がアンプ３によって増幅された
後、Ａ／Ｄ変換器４によってデジタル信号のサンプリン
グデータＳ Ｄ ＋，Ｓ Ｄ ｔ’・・・・・に変換さ
れる。このサンプリングデータＳＤ．，ＳＤ１・・・・
・は、計数対象物毎にＤＭ Ａコントローラ８によって
メモリ９およびメモリｌＯへ交互に書き込まれる。 ま
た、ＣＰＵ５による判別処理は、ＤＭＡコントローラ８
の書き込みが行われているメモリとは反対側のメモリ、
すなわち既にサンプリングデータＳＤ，，＄Ｄ１・・の
書き込みが終了したメモリに対して順次行わイ１る。
『発明が解決しようとする課題」
ところで、第３図に示す第１の従来例の判別装置では、
書き込み専用のメモリ９から判別処理専用のメモリ１０
ヘサンプリングデータを転送させする必要がある。この
結果、サンプリングデータの転送時間が判別処理時間を
圧迫するため、比較的処理時間が長い高幇度の判別処理
の実行およびサンプリング間隔の短縮に対応できなくな
るという問題を生じる。
書き込み専用のメモリ９から判別処理専用のメモリ１０
ヘサンプリングデータを転送させする必要がある。この
結果、サンプリングデータの転送時間が判別処理時間を
圧迫するため、比較的処理時間が長い高幇度の判別処理
の実行およびサンプリング間隔の短縮に対応できなくな
るという問題を生じる。
また、第２の従来例の判別装置では、ＣＰＵおよびＤＭ
Ａコントローラは、同一の共通データパス．アドレスバ
ス等を使用している。このため、実際には、ＤＭＡコン
トローラによるサンプリングデータの転送とＣＰＵによ
る判別処理とを並列処理することはできず、どちらか一
方が動作している時には他方は待機している必要がある
。また、一般に、判別処理用のプログラムには、メモリ
アクセスに関する命令が多数記述されており、これらの
命令ではアクセスすべきメモリのアドレスが物理アドレ
スによって記述されている。したがって、判別処理の対
象となるメモリを切り替えると、ザンプリングデータの
格納アドレスが変わってしまうため、上記命令によるメ
モリアドレスと上記格納アドレスとか一致しなくなる。
Ａコントローラは、同一の共通データパス．アドレスバ
ス等を使用している。このため、実際には、ＤＭＡコン
トローラによるサンプリングデータの転送とＣＰＵによ
る判別処理とを並列処理することはできず、どちらか一
方が動作している時には他方は待機している必要がある
。また、一般に、判別処理用のプログラムには、メモリ
アクセスに関する命令が多数記述されており、これらの
命令ではアクセスすべきメモリのアドレスが物理アドレ
スによって記述されている。したがって、判別処理の対
象となるメモリを切り替えると、ザンプリングデータの
格納アドレスが変わってしまうため、上記命令によるメ
モリアドレスと上記格納アドレスとか一致しなくなる。
この結果、プログラム中の上記命令によるメモリアドレ
スを判別処理中に計算する必要かある。以上のように、
この判別装置では、並列処理をすることができないため
に待機時間が生じ、かつ、判別処理中にアドレス計算が
必要となるため、これらに要する時間が判別処理時間を
圧迫し、比較的処理時間が長い高ｌ＃度の判別処理の実
行に対応できなくなるという問題を生じる。また、この
判別装置では、上述した理由により計数対象物の処理枚
数の増加要求に対するサンプリング間隔の短縮にも対応
できなくなるという問題を生じる。
スを判別処理中に計算する必要かある。以上のように、
この判別装置では、並列処理をすることができないため
に待機時間が生じ、かつ、判別処理中にアドレス計算が
必要となるため、これらに要する時間が判別処理時間を
圧迫し、比較的処理時間が長い高ｌ＃度の判別処理の実
行に対応できなくなるという問題を生じる。また、この
判別装置では、上述した理由により計数対象物の処理枚
数の増加要求に対するサンプリング間隔の短縮にも対応
できなくなるという問題を生じる。
この発明は、上述の問題点に鑑みてなされたもので、高
精度の判別処理の実行およびサンプリング間隔の短縮に
対応できる貨幣計数機の判別装置を提供することを目的
としている。
精度の判別処理の実行およびサンプリング間隔の短縮に
対応できる貨幣計数機の判別装置を提供することを目的
としている。
「課題を解決するための手段」
このような問題点を解決するために、この発明では同一
の物理アドレスに設定される複数の記憶手段と、第１の
制御信号が供給されるたびに前記複数の記憶手段を順次
選択する第１の切換手段と、計数対象物毎のサンプリン
グデータを前記第１の切換手段によって選択された前記
記憶手段に書き込むとともに、書き込みを終了すると前
記第１の制御信号を出力する第１の中央処理装置と、前
記第１の制御信号を検出し、前記第１の中央処理装置に
よる書き込みが終了した前記記憶手段を順次選択すると
ともに、前記計数対象物の判別処理の開始を指示する第
２の制御信号を出力する第２の切換手段と、前記第２の
制御信号が供給されると前記第２の切換手段によって選
択された前記記憶手段のサンプリングデータに基づいて
判別処理を行う第２の中央処理装置とを具備することを
特徴とする。
の物理アドレスに設定される複数の記憶手段と、第１の
制御信号が供給されるたびに前記複数の記憶手段を順次
選択する第１の切換手段と、計数対象物毎のサンプリン
グデータを前記第１の切換手段によって選択された前記
記憶手段に書き込むとともに、書き込みを終了すると前
記第１の制御信号を出力する第１の中央処理装置と、前
記第１の制御信号を検出し、前記第１の中央処理装置に
よる書き込みが終了した前記記憶手段を順次選択すると
ともに、前記計数対象物の判別処理の開始を指示する第
２の制御信号を出力する第２の切換手段と、前記第２の
制御信号が供給されると前記第２の切換手段によって選
択された前記記憶手段のサンプリングデータに基づいて
判別処理を行う第２の中央処理装置とを具備することを
特徴とする。
「作用」
第１の中央処理装置は、計数対象物のサンプリングデー
タを第１の切換手段によって選択された記憶装置に書き
込む。そして、第１の中央処理装置は上記書き込むが終
了すると、第１の制御信号を出力する。次に、第２の切
換手段は、前記第１の制御信号を検出し、前記第１の中
央処理装置による書き込みが終了した記憶手段を選択す
るとともに、前記計数対象物の判別処理の開始を指示す
る第２の制御信号を出力する。第２の制御信号が供給さ
れた第２の中央処理装置は、前記第２の切換手段によっ
て選択された前記記憶手段のサンプリングデータに基づ
いて前記計数対象物の判別処理を行う。
タを第１の切換手段によって選択された記憶装置に書き
込む。そして、第１の中央処理装置は上記書き込むが終
了すると、第１の制御信号を出力する。次に、第２の切
換手段は、前記第１の制御信号を検出し、前記第１の中
央処理装置による書き込みが終了した記憶手段を選択す
るとともに、前記計数対象物の判別処理の開始を指示す
る第２の制御信号を出力する。第２の制御信号が供給さ
れた第２の中央処理装置は、前記第２の切換手段によっ
て選択された前記記憶手段のサンプリングデータに基づ
いて前記計数対象物の判別処理を行う。
「実施例」
次に図面を参照してこの発明の実施例について説明する
。
。
第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この図ζこおいて、第３図に示す従来例
の各部に対応する部分については同一の符号を付して説
明を省略する。
である。なお、この図ζこおいて、第３図に示す従来例
の各部に対応する部分については同一の符号を付して説
明を省略する。
図において、６は判別処理専用のＣＰＵであり、ＲＯＭ
（リード・才ンリ・メモリ）７Ｊこ記憶されているプロ
グラムに従って判別処理などを実行するようになってい
る。８はＲＡＭ（ランダム・アクセス・メモリ）であり
、ＣＰＵ６のプログラム実行などでワーキングエリアと
して使用される。
（リード・才ンリ・メモリ）７Ｊこ記憶されているプロ
グラムに従って判別処理などを実行するようになってい
る。８はＲＡＭ（ランダム・アクセス・メモリ）であり
、ＣＰＵ６のプログラム実行などでワーキングエリアと
して使用される。
９は周辺機器であり、ＣＰＵ６による判別処理結果など
の出力手段やコンンドなどのキー人力手段から構成され
ている。
の出力手段やコンンドなどのキー人力手段から構成され
ている。
次に、１ｌはＡ／Ｄコントローラであり、Ａ／Ｄ変換器
４に対するサンプリングのスタートタイミング．サンプ
リング時間などを制御するようになっている。【２はサ
ンプリング専用のＣＰＵであり、Ａ／Ｄ変換器４からの
サンプリングデータＳＤ１Ｓ Ｄ ＊−−−−−−をメ
モリ１４ａ．１４ｂ．Ｌ４ｃに書き込むようになってい
る。また、Ａ／Ｄコントローラ１ｌはＣＰＵ ｌ ２に
対してデータパスＤＢ，を介して書き込み要求を行うよ
うになっており、ＣＰＵ１２はコントローラ１１に動作
状態を知らせる制御信号などを供給するようになってい
る。
４に対するサンプリングのスタートタイミング．サンプ
リング時間などを制御するようになっている。【２はサ
ンプリング専用のＣＰＵであり、Ａ／Ｄ変換器４からの
サンプリングデータＳＤ１Ｓ Ｄ ＊−−−−−−をメ
モリ１４ａ．１４ｂ．Ｌ４ｃに書き込むようになってい
る。また、Ａ／Ｄコントローラ１ｌはＣＰＵ ｌ ２に
対してデータパスＤＢ，を介して書き込み要求を行うよ
うになっており、ＣＰＵ１２はコントローラ１１に動作
状態を知らせる制御信号などを供給するようになってい
る。
次に、１ ３．１ ５はスイッチング回路であり、デー
タパスＤ Ｂ Ｉ，アドレスバスＡＢ＋およびデータパ
スＤ Ｂ ｓアドレスバスＡＢ５の各々のペアをデータ
パスＤＢ２アドレスバスＡＢＣ，データパスＤＢ．，ア
ドレスバスＡ Ｂ ３、データパスＤ Ｂ ４ ，アド
レスバスＡＢ，のいずれかのペアに選択的に接続する。
タパスＤ Ｂ Ｉ，アドレスバスＡＢ＋およびデータパ
スＤ Ｂ ｓアドレスバスＡＢ５の各々のペアをデータ
パスＤＢ２アドレスバスＡＢＣ，データパスＤＢ．，ア
ドレスバスＡ Ｂ ３、データパスＤ Ｂ ４ ，アド
レスバスＡＢ，のいずれかのペアに選択的に接続する。
また、上述したデータパスＤ Ｂ ｔ ，アドレスバス
ＡＢ！、データパスＤＢ３，アドレスバスＡ Ｂｓおよ
びデータパスＤＢ．．アドレスバスＡＢ．の各々は、メ
モリ１４ａ．１４ｂ，１４ｃに接続される。また、各メ
モリ１４ａ，１４ｂ，１４ｃは、ＣＰＵ６，１ ２によ
って、後述するように同時にアクセスされることかない
ため、これらのメモリ１４ａ．１４ｂ．ｌ４ｃは、ＣＰ
Ｕ１２，６の各々に対して同一の物理アドレス空間に設
定される。
ＡＢ！、データパスＤＢ３，アドレスバスＡ Ｂｓおよ
びデータパスＤＢ．．アドレスバスＡＢ．の各々は、メ
モリ１４ａ．１４ｂ，１４ｃに接続される。また、各メ
モリ１４ａ，１４ｂ，１４ｃは、ＣＰＵ６，１ ２によ
って、後述するように同時にアクセスされることかない
ため、これらのメモリ１４ａ．１４ｂ．ｌ４ｃは、ＣＰ
Ｕ１２，６の各々に対して同一の物理アドレス空間に設
定される。
ｌ６はスイッチングコントローラであり、ＣＰＵ６およ
びＣＰＵ１２の各々の動作状態を知らせる制御信号Ｓ．
（第１の制御信号）および制御信号Ｓ，が供給されるよ
うになっている。また、スイッチングコントローラｌ６
は、上述したスイッチング回路１ ３．１ ５の各々に
、メモリ１４ａ，１４ｂ．１４ｃのいずれを選択するか
を指示する制御信号Ｓ，，Ｓ，を供給するようになって
おり、さらに、ＣＰＵ６に動作状態を知らせる制御信号
Ｓ，゛（第２の制御信号）を出力するようになっている
。
びＣＰＵ１２の各々の動作状態を知らせる制御信号Ｓ．
（第１の制御信号）および制御信号Ｓ，が供給されるよ
うになっている。また、スイッチングコントローラｌ６
は、上述したスイッチング回路１ ３．１ ５の各々に
、メモリ１４ａ，１４ｂ．１４ｃのいずれを選択するか
を指示する制御信号Ｓ，，Ｓ，を供給するようになって
おり、さらに、ＣＰＵ６に動作状態を知らせる制御信号
Ｓ，゛（第２の制御信号）を出力するようになっている
。
次に、上述した構成によるこの実施例の動作について説
明する。 ここで、第２図はこの実施例の動作を説明す
るためのタイミングチャートであり Ｏ まず、第２図に示す時刻ｔ，において、１枚目の計数対
象物の画像パターンがセンサ２によって検出されると、
このセンサ２からのアナログ信号がアンプ３によって増
幅される。このアンプ３からのアナログ信号は、Ａ／Ｄ
変換器４によってデジタル信号のサンプリングデータＳ
Ｄ．に変換される。そして、このサンプリングデータＳ
Ｄ，がＡ／Ｄコントローラ１１によって検出されると、
このコントローラ１１は、直ちにＣＰＵ １ ２に対し
サンプリングデータＳ Ｄ ｒの書き込みを要求する。
明する。 ここで、第２図はこの実施例の動作を説明す
るためのタイミングチャートであり Ｏ まず、第２図に示す時刻ｔ，において、１枚目の計数対
象物の画像パターンがセンサ２によって検出されると、
このセンサ２からのアナログ信号がアンプ３によって増
幅される。このアンプ３からのアナログ信号は、Ａ／Ｄ
変換器４によってデジタル信号のサンプリングデータＳ
Ｄ．に変換される。そして、このサンプリングデータＳ
Ｄ，がＡ／Ｄコントローラ１１によって検出されると、
このコントローラ１１は、直ちにＣＰＵ １ ２に対し
サンプリングデータＳ Ｄ ｒの書き込みを要求する。
ＣＰＵ１２は、書き込みの要求を受けると、時刻ｔｌ”
”ｊｔにおいて、Ａ／Ｄ変換器４から供給されるサンプ
リングデータＳＤ．をメモリ＋４ａに書き込む。この場
合、スイッチング回路１３は、既に初期設定などによっ
て、データパスＤＢ，，アドレスバスＡ Ｂ ＋をデー
タパスＤ Ｂ ｔ ，アドレスバスＡＢ，に接続してい
る。次に、ＣＰＵ１２によるサンプリングデータＳＤ．
の書き込みが終了すると、ＣＰＵ１２はスイッチングコ
ンＩ・ローラ１６に制御信号Ｓ，を供給する。そして、
制御信号Ｓ１が供給されたスイッチングコントローラｌ
６は、スイッチング回路ｌ３に制御信号Ｓ３を供給する
。この制御信号Ｓ３を受けたスイッチング回路ｌ３は、
データパスＤＢ，，アドレスバスＡＢ．の各々をデータ
パスＤＢ３，アドレスバスＡＢ３に接続する。また、Ｃ
ＰＬＪ６は制御信号Ｓ，をスイッチングコントローラｌ
６に供給する。制御信号Ｓ，が供給されたスイッチング
コントローラｌ６は、スイッチング回路ｌ５に制御信号
Ｓ，を供給する。
”ｊｔにおいて、Ａ／Ｄ変換器４から供給されるサンプ
リングデータＳＤ．をメモリ＋４ａに書き込む。この場
合、スイッチング回路１３は、既に初期設定などによっ
て、データパスＤＢ，，アドレスバスＡ Ｂ ＋をデー
タパスＤ Ｂ ｔ ，アドレスバスＡＢ，に接続してい
る。次に、ＣＰＵ１２によるサンプリングデータＳＤ．
の書き込みが終了すると、ＣＰＵ１２はスイッチングコ
ンＩ・ローラ１６に制御信号Ｓ，を供給する。そして、
制御信号Ｓ１が供給されたスイッチングコントローラｌ
６は、スイッチング回路ｌ３に制御信号Ｓ３を供給する
。この制御信号Ｓ３を受けたスイッチング回路ｌ３は、
データパスＤＢ，，アドレスバスＡＢ．の各々をデータ
パスＤＢ３，アドレスバスＡＢ３に接続する。また、Ｃ
ＰＬＪ６は制御信号Ｓ，をスイッチングコントローラｌ
６に供給する。制御信号Ｓ，が供給されたスイッチング
コントローラｌ６は、スイッチング回路ｌ５に制御信号
Ｓ，を供給する。
そして、制御信号Ｓ４を受けたスイッチング回路ｌ５は
、データパスＤ Ｂ Ｓ ．アド１ノスバスＡ Ｂ ａ
の各々をデータパスＤ Ｂ ！＋アドレスバスＡＢ，に
接続する。次に、スイッチングコントローラｌ６は、ｃ
ｐｕｅに制御信号Ｓｔ’を供給して判別処理の開始を指
示する。制御信号Ｓ，゛を供給されたＣＰＵ６は、時刻
１，からメモリ１４ａに書き込まれたサンプリングデー
タＳＤ，に基づいて判別処理を開始する。
、データパスＤ Ｂ Ｓ ．アド１ノスバスＡ Ｂ ａ
の各々をデータパスＤ Ｂ ！＋アドレスバスＡＢ，に
接続する。次に、スイッチングコントローラｌ６は、ｃ
ｐｕｅに制御信号Ｓｔ’を供給して判別処理の開始を指
示する。制御信号Ｓ，゛を供給されたＣＰＵ６は、時刻
１，からメモリ１４ａに書き込まれたサンプリングデー
タＳＤ，に基づいて判別処理を開始する。
次に、時刻ｔ，において、２枚目の計数対象物力川枚目
の場合と同様にセンサ２によって検出されろと、Ａ／Ｄ
コントローラ１１によってＣＰＵ１２に対してサンプリ
ングデータＳ Ｄ ｔの書き込みを要求する。ＣＰＵＩ
２は、書き込み要求を受けると、時刻ｔ，〜ｔ４におい
て、Ａ／ｌ）変換器４から供給されるサンプリングデー
タＳＤ，をメモリ１４ｂに書き込む。サンプリングデー
タＳＤ，の書き込みが時刻〔，で終了すると、ＣＰＵ１
２は、スイッチングコントローラＩ６に書き込み終了を
示す制御信号Ｓ１を供給する。制御信号Ｓ．が供給され
たスイッチングコントローラｌ６は、スイッチング回路
ｌ３に制御信号ｓ３を供給する。
の場合と同様にセンサ２によって検出されろと、Ａ／Ｄ
コントローラ１１によってＣＰＵ１２に対してサンプリ
ングデータＳ Ｄ ｔの書き込みを要求する。ＣＰＵＩ
２は、書き込み要求を受けると、時刻ｔ，〜ｔ４におい
て、Ａ／ｌ）変換器４から供給されるサンプリングデー
タＳＤ，をメモリ１４ｂに書き込む。サンプリングデー
タＳＤ，の書き込みが時刻〔，で終了すると、ＣＰＵ１
２は、スイッチングコントローラＩ６に書き込み終了を
示す制御信号Ｓ１を供給する。制御信号Ｓ．が供給され
たスイッチングコントローラｌ６は、スイッチング回路
ｌ３に制御信号ｓ３を供給する。
そして、制御信号Ｓ，が供給されたスイッチング回路ｌ
３は、ＣＰＵ１２Ｍ）Ｉ’ｌｌりのデータパスＤＢＩア
ドレスバスＡＢ．の各々をデータパスＤＢ．，アドレス
バスＡＢ．に接続する。
３は、ＣＰＵ１２Ｍ）Ｉ’ｌｌりのデータパスＤＢＩア
ドレスバスＡＢ．の各々をデータパスＤＢ．，アドレス
バスＡＢ．に接続する。
次に、時刻ｔ５において、ＣＰＵ６による判別処理が終
了すると、ＣＰＵ６はスイッチングコントローラ１６に
判別処理の終了を示す制御信号Ｓ，を出力する。この制
御信号Ｓ，が供給されたスイッチングコントローラ１６
は、スイッチング回路１５に制御信号Ｓ，を出力する。
了すると、ＣＰＵ６はスイッチングコントローラ１６に
判別処理の終了を示す制御信号Ｓ，を出力する。この制
御信号Ｓ，が供給されたスイッチングコントローラ１６
は、スイッチング回路１５に制御信号Ｓ，を出力する。
そして、制御信号Ｓ４が供給されたスイッチング回路！
５は、ＣＰＵｅ側のデータパスＤ Ｂ ｓ ，アドレス
バスＡ Ｂ ｓの各々をデータパスＤＢ．，アドレスバ
スＡＢ．に接続する。また、上記スイッチングコントロ
ーラＩ６は、上記制御信号Ｓ４を出力するのとほぼ同時
に、ＣＰＵ６に制御信号Ｓ，゛を供給して判別処理の開
始を指示する。制御信号Ｓｔ’を受けたＣＰＵ６は、メ
モリ１４ｂに書き込まれたサンプリングデータＳ Ｄ
ｔに基づいて、時刻ｔ，から判別処理を開始する。
５は、ＣＰＵｅ側のデータパスＤ Ｂ ｓ ，アドレス
バスＡ Ｂ ｓの各々をデータパスＤＢ．，アドレスバ
スＡＢ．に接続する。また、上記スイッチングコントロ
ーラＩ６は、上記制御信号Ｓ４を出力するのとほぼ同時
に、ＣＰＵ６に制御信号Ｓ，゛を供給して判別処理の開
始を指示する。制御信号Ｓｔ’を受けたＣＰＵ６は、メ
モリ１４ｂに書き込まれたサンプリングデータＳ Ｄ
ｔに基づいて、時刻ｔ，から判別処理を開始する。
そして、時刻ｔ８において、３枚目の計数対象物が１．
２枚目と同様に、センサ２によって検出されると、Ａ／
Ｄコントローラ１１はＣＰＵ １ ２に対してサンプリ
ングデータＳＤ，の書き込みを要求する。ＣＰＵ１２は
、書き込み要求を受けると、時刻七６〜ｔ７において、
Ａ／Ｄ変換器４からＩＪＩ．給されるサンプリングデー
タＳ Ｄ ３をメモリｌ４ｃに書き込む。サンプリング
データＳＤ３の書き込みが終了すると、ＣＰＵＩ２はス
イッチングコントローラ！６に制御信号Ｓ１を出力する
。制御信号Ｓ，が供給されたスイッチングコントローラ
ｌ６は、スイッチング回路ｌ３に制御信号Ｓ３を供給す
る。そして、制御信号Ｓ３が供給されたスイッチング回
路ｌ３は、データパスＤＢ，，アドレスバスＡ Ｂ ｌ
の各々をデータパスＤＢｔ，アドレスバスＡ Ｂ ｔに
接続する。
２枚目と同様に、センサ２によって検出されると、Ａ／
Ｄコントローラ１１はＣＰＵ １ ２に対してサンプリ
ングデータＳＤ，の書き込みを要求する。ＣＰＵ１２は
、書き込み要求を受けると、時刻七６〜ｔ７において、
Ａ／Ｄ変換器４からＩＪＩ．給されるサンプリングデー
タＳ Ｄ ３をメモリｌ４ｃに書き込む。サンプリング
データＳＤ３の書き込みが終了すると、ＣＰＵＩ２はス
イッチングコントローラ！６に制御信号Ｓ１を出力する
。制御信号Ｓ，が供給されたスイッチングコントローラ
ｌ６は、スイッチング回路ｌ３に制御信号Ｓ３を供給す
る。そして、制御信号Ｓ３が供給されたスイッチング回
路ｌ３は、データパスＤＢ，，アドレスバスＡ Ｂ ｌ
の各々をデータパスＤＢｔ，アドレスバスＡ Ｂ ｔに
接続する。
そして、時刻ｔ８において、ＣＰＵ６による判別処理が
終了すると、ＣＰＵ６はスイッチングコントローラ１６
に判別処理の終了を示す制御信号Ｓ，を供給する。この
制御信号Ｓ，が供給されたスイッチングコントローラ１
６は、スイッチング回路ｌ５に制御信号Ｓ４を供給する
。制御信号Ｓ，か供給されたスイッチング回路ｌ５は、
ＣＰＵｅ側のデータパスＤＢＳ，アドレスバスＡＢ，の
各々をデータパスＤＢ．．アドレスバスＡＢ．に接続す
る。
終了すると、ＣＰＵ６はスイッチングコントローラ１６
に判別処理の終了を示す制御信号Ｓ，を供給する。この
制御信号Ｓ，が供給されたスイッチングコントローラ１
６は、スイッチング回路ｌ５に制御信号Ｓ４を供給する
。制御信号Ｓ，か供給されたスイッチング回路ｌ５は、
ＣＰＵｅ側のデータパスＤＢＳ，アドレスバスＡＢ，の
各々をデータパスＤＢ．．アドレスバスＡＢ．に接続す
る。
また、上記スイッチングコントローラｌ６は、上記制御
信号Ｓ４を出力するのとほぼ同時に、ＣＰＵ６に制御信
号Ｓ，゜を出力して判別処理の開始を指示する。制御信
号Ｓ２゛を受けたＣＰＵ６は、メモリ１４ｃに書き込ま
れたサンプリングデータＳＤ，に基づき時刻ｔｓから判
別処理を開始する。
信号Ｓ４を出力するのとほぼ同時に、ＣＰＵ６に制御信
号Ｓ，゜を出力して判別処理の開始を指示する。制御信
号Ｓ２゛を受けたＣＰＵ６は、メモリ１４ｃに書き込ま
れたサンプリングデータＳＤ，に基づき時刻ｔｓから判
別処理を開始する。
このように、この実施例による判別装置では、サンプリ
ングデータＳｐ．，ＳＤ１・・・・・をＣＰＵ １２に
よって、順次メモリ１４ａ，１４ｂ．ｌ４ｃに書き込ん
でいくのに並行して、この書き込みが終了したメモリか
ら順にサンプリングデータＳＤ，Ｓ Ｄ ｔ・・・・・
・を読出して判別処理を行う。この場合、ｃｐｕｅ；＋
２によるメモリ１４ａ １４ｂ １４Ｃのアクセ
スにおいて、データパスＤ Ｂ ｔ ， Ｄ Ｂ ３，
ＤＢ．およびアドレスバスＡＢｔ，ＡＢ３，ＡＢ．は、
共用されろことがない。したがって、ＣＰＵ６，１２に
とっては、互いの処理による待ち時間がなくなる。
ングデータＳｐ．，ＳＤ１・・・・・をＣＰＵ １２に
よって、順次メモリ１４ａ，１４ｂ．ｌ４ｃに書き込ん
でいくのに並行して、この書き込みが終了したメモリか
ら順にサンプリングデータＳＤ，Ｓ Ｄ ｔ・・・・・
・を読出して判別処理を行う。この場合、ｃｐｕｅ；＋
２によるメモリ１４ａ １４ｂ １４Ｃのアクセ
スにおいて、データパスＤ Ｂ ｔ ， Ｄ Ｂ ３，
ＤＢ．およびアドレスバスＡＢｔ，ＡＢ３，ＡＢ．は、
共用されろことがない。したがって、ＣＰＵ６，１２に
とっては、互いの処理による待ち時間がなくなる。
なお、上述したメモリ１４ａ，１４ｂ，１４ｃの物理ア
ドレスは、ＣＰＵ６およびＣＰＵｌ２の各々のアドレス
空間のどこに設定してもよい。また、メモリｌ ４ ａ
，Ｉ ４ ｂ，１ ４ ｃは、３個とは限らず、サンプ
リング間隔などに応じて、少なくとも２個以上のメモリ
を設ければ上い。また、上述の判別装置では、各メモリ
１４ａ，１４ｂ，１４ｃを同一の物理アドレス空間に設
定することによって、メモリが複数個設けられているに
もかかわらず、メモリ１４ａ，１４ｂ，１４ｃの切り換
えに伴う判別処理のためのアドレス計算が不要になり、
判別処理時間の圧迫を軽減することができる利点が得ら
れる。また、上述の判別装置では、サンプリングデータ
ＳＤ，，ＳＤ１・・・・・のサンプリング処理部、サン
プリングデータＳＤ．，ＳＤ，・・・・・・の記憶部お
よび判別処理部の各々が機能的に独立しているため、サ
ンプリング処理部の変更．メモリ数の変更または判別処
理部のハードウエアの変更などが容易にできる利点が得
られる。
ドレスは、ＣＰＵ６およびＣＰＵｌ２の各々のアドレス
空間のどこに設定してもよい。また、メモリｌ ４ ａ
，Ｉ ４ ｂ，１ ４ ｃは、３個とは限らず、サンプ
リング間隔などに応じて、少なくとも２個以上のメモリ
を設ければ上い。また、上述の判別装置では、各メモリ
１４ａ，１４ｂ，１４ｃを同一の物理アドレス空間に設
定することによって、メモリが複数個設けられているに
もかかわらず、メモリ１４ａ，１４ｂ，１４ｃの切り換
えに伴う判別処理のためのアドレス計算が不要になり、
判別処理時間の圧迫を軽減することができる利点が得ら
れる。また、上述の判別装置では、サンプリングデータ
ＳＤ，，ＳＤ１・・・・・のサンプリング処理部、サン
プリングデータＳＤ．，ＳＤ，・・・・・・の記憶部お
よび判別処理部の各々が機能的に独立しているため、サ
ンプリング処理部の変更．メモリ数の変更または判別処
理部のハードウエアの変更などが容易にできる利点が得
られる。
「発明の効果」
以上説明したように、この発明によれば第！の中央処理
装置が行う計数対象物のサンプリングデータの書き込み
、および第２の中央処理装置が行う第１の中央処理装置
による書き込みが終了した記憶手段のサンプリングデー
タに対する判別処理を第１の切換手段と第２の切換手段
とにより選択される記憶手段に対して順次行うことによ
って、高持度の判別処理の実行およびサンプリング間隔
の短縮に対応できる利点が得られる。
装置が行う計数対象物のサンプリングデータの書き込み
、および第２の中央処理装置が行う第１の中央処理装置
による書き込みが終了した記憶手段のサンプリングデー
タに対する判別処理を第１の切換手段と第２の切換手段
とにより選択される記憶手段に対して順次行うことによ
って、高持度の判別処理の実行およびサンプリング間隔
の短縮に対応できる利点が得られる。
第！図はこの発明の一実施例の構戊を示すプロック図、
第２図はこの実施例の動作を説明するためのタイミング
チャート、第３図は従来の判別装置の構成を示すブロッ
ク図である。 ６・・・・・・ＣＰｔＪ （第２の中央処理装置）、ｌ
２・・・ＣＰＵ （第１の中央処理装置）、！３・・・
・・・スイッチング回路（第２の切換手段）、１４ａ，
Ｌ４ｂ，１４ｃ・・・・・・メモリ（記憶手段）、ｌ５
・・・・・・スイッチング回路（第１の切換手段）、ｌ
６・・・・・・スイッチングコントローラ（第１．第２
の切換手段）。
第２図はこの実施例の動作を説明するためのタイミング
チャート、第３図は従来の判別装置の構成を示すブロッ
ク図である。 ６・・・・・・ＣＰｔＪ （第２の中央処理装置）、ｌ
２・・・ＣＰＵ （第１の中央処理装置）、！３・・・
・・・スイッチング回路（第２の切換手段）、１４ａ，
Ｌ４ｂ，１４ｃ・・・・・・メモリ（記憶手段）、ｌ５
・・・・・・スイッチング回路（第１の切換手段）、ｌ
６・・・・・・スイッチングコントローラ（第１．第２
の切換手段）。
Claims (1)
- 同一の物理アドレスに設定される複数の記憶手段と、第
１の制御信号が供給されるたびに前記複数の記憶手段を
順次選択する第１の切換手段と、計数対象物毎のサンプ
リングデータを前記第１の切換手段によって選択された
前記記憶手段に書き込むとともに、書き込みを終了する
と前記第１の制御信号を出力する第１の中央処理装置と
、前記第１の制御信号を検出し、前記第１の中央処理装
置による書き込みが終了した前記記憶手段を順次選択す
るとともに、前記計数対象物の判別処理の開始を指示す
る第２の制御信号を出力する第２の切換手段と、前記第
２の制御信号が供給されると前記第２の切換手段によっ
て選択された前記記憶手段のサンプリングデータに基づ
いて判別処理を行う第２の中央処理装置とを具備するこ
とを特徴とする貨幣計数機の判別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159972A JPH0792856B2 (ja) | 1989-06-22 | 1989-06-22 | 貨幣計数機の判別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159972A JPH0792856B2 (ja) | 1989-06-22 | 1989-06-22 | 貨幣計数機の判別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325592A true JPH0325592A (ja) | 1991-02-04 |
| JPH0792856B2 JPH0792856B2 (ja) | 1995-10-09 |
Family
ID=15705197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159972A Expired - Lifetime JPH0792856B2 (ja) | 1989-06-22 | 1989-06-22 | 貨幣計数機の判別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792856B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020003370A1 (ja) * | 2018-06-26 | 2020-01-02 | グローリー株式会社 | 貨幣処理装置および貨幣処理方法 |
-
1989
- 1989-06-22 JP JP1159972A patent/JPH0792856B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020003370A1 (ja) * | 2018-06-26 | 2020-01-02 | グローリー株式会社 | 貨幣処理装置および貨幣処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0792856B2 (ja) | 1995-10-09 |
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