JPH03257970A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
- Publication number
- JPH03257970A JPH03257970A JP2057462A JP5746290A JPH03257970A JP H03257970 A JPH03257970 A JP H03257970A JP 2057462 A JP2057462 A JP 2057462A JP 5746290 A JP5746290 A JP 5746290A JP H03257970 A JPH03257970 A JP H03257970A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- capacitor
- gate line
- pixel
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、液晶デイスプレィ等に使用される薄膜トラ
ンジスタ（以下ＴＰＴと称す）アレイに関する。
ンジスタ（以下ＴＰＴと称す）アレイに関する。
この発明は、前段又は後段ゲートラインと画素との間に
、電荷保持のためのコンデンサが設けであるような構成
のＴＦＴアレイに於て、前記画素に隣接するドレインラ
インの少なくとも一方と前記ゲートラインとの交差部に
挟持された半導体層と、前記コンデンサを構成している
半導体層とを継げて一体化させることにより、この半導
体層の下には絶縁層を介して前記ゲートラインが位置し
ているために、前記コンデンサと前記ドレインラインと
の間に新たなトランジスタが構成され、前記ゲートライ
ンによってコントロールされるチャネルが形成されるた
め、前記画素に前記ドレインラインより書き込まれる画
像データが、これに隣接する画素のうち、前記画素のゲ
ートラインにコンデンサによって接続される前記隣接す
る画素にも同時に書き込まれることとなる。
、電荷保持のためのコンデンサが設けであるような構成
のＴＦＴアレイに於て、前記画素に隣接するドレインラ
インの少なくとも一方と前記ゲートラインとの交差部に
挟持された半導体層と、前記コンデンサを構成している
半導体層とを継げて一体化させることにより、この半導
体層の下には絶縁層を介して前記ゲートラインが位置し
ているために、前記コンデンサと前記ドレインラインと
の間に新たなトランジスタが構成され、前記ゲートライ
ンによってコントロールされるチャネルが形成されるた
め、前記画素に前記ドレインラインより書き込まれる画
像データが、これに隣接する画素のうち、前記画素のゲ
ートラインにコンデンサによって接続される前記隣接す
る画素にも同時に書き込まれることとなる。
この手段によって、トランジスタに欠陥があり、画素に
画像データが書き込まれない場合でも、前記新たなトラ
ンジスタを介して画像データが書き込まれる様になり、
なおかつトランジスタの駆動能力が低い場合でも、同一
画素に２回書き込む効果で画素を十分に駆動できる様に
なる。特に後段ゲートラインにコンデンサを設けである
場合には解像度を落とさずに２回書き込みが可能である
。
画像データが書き込まれない場合でも、前記新たなトラ
ンジスタを介して画像データが書き込まれる様になり、
なおかつトランジスタの駆動能力が低い場合でも、同一
画素に２回書き込む効果で画素を十分に駆動できる様に
なる。特に後段ゲートラインにコンデンサを設けである
場合には解像度を落とさずに２回書き込みが可能である
。
そして、このような効果を、開口率を落とすことなく、
かつ簡単に実現可能である。
かつ簡単に実現可能である。
従来から知られている技術としては、
（１）コンデンサが無く、１画素につきトランジスタが
２個設けである技術。
２個設けである技術。
（２）コンデンサを有するが、１画素につき１個のトラ
ンジスタしか無い構成の技術。
ンジスタしか無い構成の技術。
が一般によく知られている。
この２つの技術の代表例を、図面を用いて説明する。
第２図ａは、従来技術によるＴＦＴアレイの平面図で、
上記（１）の技術に関するものである。
上記（１）の技術に関するものである。
この図に於て、ｌ−１番目のゲートラインである、４．
Ｇ１−１が選択されると、１．第１トランジスタがＯＮ
状態となり、画素電極の７．Ｐｉ−１に６．Ｄｊより画
像データが流れ込み、この電荷は、７．Ｐｉ−１と対向
電極と液晶とから成るコンデンサに書き込まれる。同時
に、同様にして２．第２トランジスタもＯＮ状態となり
、画素電極の８．Ｐｉにも６．Ｄｊよりの画像データが
書き込まれる。従って、この時点では７．Ｐｉ−１と８
．Ｐｉには同じ画像データが書き込まれることになる。
Ｇ１−１が選択されると、１．第１トランジスタがＯＮ
状態となり、画素電極の７．Ｐｉ−１に６．Ｄｊより画
像データが流れ込み、この電荷は、７．Ｐｉ−１と対向
電極と液晶とから成るコンデンサに書き込まれる。同時
に、同様にして２．第２トランジスタもＯＮ状態となり
、画素電極の８．Ｐｉにも６．Ｄｊよりの画像データが
書き込まれる。従って、この時点では７．Ｐｉ−１と８
．Ｐｉには同じ画像データが書き込まれることになる。
そして４．０ｉ−１が非選択となり、書き込まれたデー
タは保持される。次に６．Ｄｊがｉ番目の画像データの
信号レベルとなり、ｉ番目のゲートラインである５、Ｇ
ｉが選択され、上記ｉ−１番目の場合と同様にして８．
Ｐｉとｉ千１番目の画素電極９．Ｐｉ＋１にｉ番目の画
像データが書き込まれる。
タは保持される。次に６．Ｄｊがｉ番目の画像データの
信号レベルとなり、ｉ番目のゲートラインである５、Ｇ
ｉが選択され、上記ｉ−１番目の場合と同様にして８．
Ｐｉとｉ千１番目の画素電極９．Ｐｉ＋１にｉ番目の画
像データが書き込まれる。
すなわち、８．Ｐｉでは、−度書き込んだｉ−１番目の
画像データを破棄して、ｉ番目のデータを書き込んでい
るので、−見無駄なようであるが、それまで保持されて
いた画像データと、新たに更新される画像データの電位
に著しく差がある様な場合、すなわち、白表示から黒表
示或はその逆の場合には、本番を書き込む前に予め近傍
の画像データを書き込んでおくことにより、本番のデー
タを書き込むときに電位変化が少なくて済むため、書き
込み易い等の利点がある。これは、書き込む画像データ
が８．Ｐｉと７．Ｐｉ−１とで急激に変わっている場合
、すなわち輪郭等では有効でないが、はとんどの場合画
像データは似通って連続している場合が多い為、非常に
有効な手段となる。
画像データを破棄して、ｉ番目のデータを書き込んでい
るので、−見無駄なようであるが、それまで保持されて
いた画像データと、新たに更新される画像データの電位
に著しく差がある様な場合、すなわち、白表示から黒表
示或はその逆の場合には、本番を書き込む前に予め近傍
の画像データを書き込んでおくことにより、本番のデー
タを書き込むときに電位変化が少なくて済むため、書き
込み易い等の利点がある。これは、書き込む画像データ
が８．Ｐｉと７．Ｐｉ−１とで急激に変わっている場合
、すなわち輪郭等では有効でないが、はとんどの場合画
像データは似通って連続している場合が多い為、非常に
有効な手段となる。
また、２．第２トランジスタが無いＴＦＴアレイに於て
は、５．Ｇｉに接続される１、第１トランジスタが、プ
ロセス上の段切れ等で駆動能力が無くなるか或は著しく
機能低下した場合には、８゜Ｐｉには、画像データが書
き込まれなくなってしまうことになるが、この様な２つ
のトランジスタを使用した構成では、１．第１トランジ
スタが駆動能力低下を来した場合に於ても、２．第２ト
ランジスタより近傍の画像データが書き込まれるので、
欠陥が目だたなくなり、歩留りの向上に大いに寄与して
いる。
は、５．Ｇｉに接続される１、第１トランジスタが、プ
ロセス上の段切れ等で駆動能力が無くなるか或は著しく
機能低下した場合には、８゜Ｐｉには、画像データが書
き込まれなくなってしまうことになるが、この様な２つ
のトランジスタを使用した構成では、１．第１トランジ
スタが駆動能力低下を来した場合に於ても、２．第２ト
ランジスタより近傍の画像データが書き込まれるので、
欠陥が目だたなくなり、歩留りの向上に大いに寄与して
いる。
第３図ａは、従来技術による別のＴＦＴアレイの平面図
で、前記（２）に関する技術である。この様な構成の技
術は、１．第１トランジスタのみで、８．Ｐｉに電荷を
書き込むが、その際８． Ｐｉに接続されている３、
コンデンサによって更に多くの電荷の保持が可能となり
、表示品質の向上に寄与する。この３．コンデンサは、
４．Ｇ１−１のゲートラインと、８．Ｐｉの画素電極と
の間に絶縁層と１０．半導体層とを挟持することで構成
される。
で、前記（２）に関する技術である。この様な構成の技
術は、１．第１トランジスタのみで、８．Ｐｉに電荷を
書き込むが、その際８． Ｐｉに接続されている３、
コンデンサによって更に多くの電荷の保持が可能となり
、表示品質の向上に寄与する。この３．コンデンサは、
４．Ｇ１−１のゲートラインと、８．Ｐｉの画素電極と
の間に絶縁層と１０．半導体層とを挟持することで構成
される。
第１図ａ、第２図ａ、第３図ａ、第４図共、１０、半導
体層が、６．Ｄｊと４、Ｇ１−１の段差による絶縁層の
段切れによる６、Ｄｊと４．Ｇ１−１との直接ショート
を少しでも和らげ、相互干渉を少しでも和らげる為にあ
るのが一般的である。
体層が、６．Ｄｊと４、Ｇ１−１の段差による絶縁層の
段切れによる６、Ｄｊと４．Ｇ１−１との直接ショート
を少しでも和らげ、相互干渉を少しでも和らげる為にあ
るのが一般的である。
上記従来技術は、これまで述べた様にそれぞれ優れた特
徴を持つが、前記（１）の技術で構成すると、トランジ
スタを２個独立に作り込まねばならないので、どうして
もトランジスタの占有面積が大きくなってしまい、開口
率の著しい低下は避けられない。これは制御下にある透
過光を著しく減少させ、非常に暗くなってしまうという
欠点となる。また、コンデンサを有しない場合、電荷の
保持に難がある。
徴を持つが、前記（１）の技術で構成すると、トランジ
スタを２個独立に作り込まねばならないので、どうして
もトランジスタの占有面積が大きくなってしまい、開口
率の著しい低下は避けられない。これは制御下にある透
過光を著しく減少させ、非常に暗くなってしまうという
欠点となる。また、コンデンサを有しない場合、電荷の
保持に難がある。
前記（２）の様な構成の技術では、保持特性は良いがト
ランジスタが１個のみである為、前述の様に歩留まりが
悪いという欠点を有す。
ランジスタが１個のみである為、前述の様に歩留まりが
悪いという欠点を有す。
本発明では、上記問題点を解決するために、図３８に於
る、３．コンデンサを構成する１０．半導体層と、４．
Ｇ１−１と６．Ｄｊとの交差部に位置する１０．半導体
層とを一体化する様な構成にした。
る、３．コンデンサを構成する１０．半導体層と、４．
Ｇ１−１と６．Ｄｊとの交差部に位置する１０．半導体
層とを一体化する様な構成にした。
上記の様な構成によれば、３．コンデンサと６゜Ｄｊと
の間に、４．Ｇ１−１によって制御される新たな２．第
２トランジスタが形成されることになり、前記従来の技
術で述べた（１）の様な技術及び（２）の技術を包括し
、開口率を低下させる事なく、かつ非常に簡単に実現す
ることができるという作用を持つ。
の間に、４．Ｇ１−１によって制御される新たな２．第
２トランジスタが形成されることになり、前記従来の技
術で述べた（１）の様な技術及び（２）の技術を包括し
、開口率を低下させる事なく、かつ非常に簡単に実現す
ることができるという作用を持つ。
第１図ａは、本発明によるＴＦＴアレイの一実施例の平
面図で、３．コンデンサを構成する１０゜半導体層が、
６．Ｄｊと４．Ｇ１−１との交差部の間に入り込んで、
４．Ｇ１−１の上にチャネルが形成され、２．第２トラ
ンジスタを構成していることを示している。この為、５
．Ｄｊより来る７、Ｐｉ−１の画像データと同じデータ
を８． Ｐｉにも予め２．第２トランジスタにより書き
込むことができるため、書き込み能力の向上及び１゜第
１トランジスタの能力低下を補うことができるという効
果を持つ。しかも、２．第２トランジスタは４．Ｇ１−
１、すなわちゲートライン上に形成されるため、２．第
２トランジスタが無い場合と比べて開口率が全く変わら
ない様に構成できることとなる。
面図で、３．コンデンサを構成する１０゜半導体層が、
６．Ｄｊと４．Ｇ１−１との交差部の間に入り込んで、
４．Ｇ１−１の上にチャネルが形成され、２．第２トラ
ンジスタを構成していることを示している。この為、５
．Ｄｊより来る７、Ｐｉ−１の画像データと同じデータ
を８． Ｐｉにも予め２．第２トランジスタにより書き
込むことができるため、書き込み能力の向上及び１゜第
１トランジスタの能力低下を補うことができるという効
果を持つ。しかも、２．第２トランジスタは４．Ｇ１−
１、すなわちゲートライン上に形成されるため、２．第
２トランジスタが無い場合と比べて開口率が全く変わら
ない様に構成できることとなる。
第４図は、本発明によるＴＦＴアレイの別の一実施例で
あるが、この場合は２．第２トランジスタのＬ長又はＷ
長を、８．Ｐｉの画素電極又は６゜Ｄｊの形状を工夫す
ることで２．第２トランジスタの性能を制御している。
あるが、この場合は２．第２トランジスタのＬ長又はＷ
長を、８．Ｐｉの画素電極又は６゜Ｄｊの形状を工夫す
ることで２．第２トランジスタの性能を制御している。
又、１０．半導体層の形状を工夫することで、この場合
に於ては１０、半導体層を完全に４．Ｇ１−１の制御下
に置いている。
に於ては１０、半導体層を完全に４．Ｇ１−１の制御下
に置いている。
トランジスタのリーク電流、画像データの正規書き込み
等を考慮して、２．第２トランジスタのＬ長及びＷ長を
、それぞれ１．第１トランジスタのＬ長より長く、同じ
くＷ長より短くとってもよい。
等を考慮して、２．第２トランジスタのＬ長及びＷ長を
、それぞれ１．第１トランジスタのＬ長より長く、同じ
くＷ長より短くとってもよい。
〔発明の効果〕
以上説明してきた様に、この発明は、第２トランジスタ
をコンデンサと一緒にゲートライン上に作り込むことに
よって、開口率を低下させることなく１画素あたり２つ
のトランジスタを作り込むことが可能となり、２回書き
込みによる画質の向上、高歩留まり化を簡単に実現でき
るという効果を持つ。
をコンデンサと一緒にゲートライン上に作り込むことに
よって、開口率を低下させることなく１画素あたり２つ
のトランジスタを作り込むことが可能となり、２回書き
込みによる画質の向上、高歩留まり化を簡単に実現でき
るという効果を持つ。
第１図ａは本発明によるＴＦＴアレイの一実施例の平面
図、第１図すは本発明によるＴＦＴアレイの等価回路図
、第１図Ｃは本発明によるＴＦＴアレイのＡ−Ａ’断面
図、第２図ａは従来技術によるＴＦＴアレイの平面図、
第２図すは従来技術によるＴＦＴアレイの等価回路図、
第３図ａは従来技術による別のＴＦＴアレイの平面図、
第３図すは、従来技術による別のＴＦＴアレイの等価回
路図、第３図Ｃは従来技術によるＴＦＴアレイのＢ−Ｂ
’断面図、第４図は本発明によるＴＦＴアレイの別の一
実施例の平面図をそれぞれ示す。 １ ・ ・ ２・ ◆ ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８・ ・ ・第１トランジスタ ・第２トランジスタ ・コンデンサ ◆Ｇ１−１ ・Ｇｉ ・Ｄｊ ・Ｐｉ−１ ・Ｐｉ ９・ ・ ・Ｐｉ＋１ １０・ ・ ・半導体層 １１ ・ ・絶縁層 １２・ ・ ・絶縁基板 以 上
図、第１図すは本発明によるＴＦＴアレイの等価回路図
、第１図Ｃは本発明によるＴＦＴアレイのＡ−Ａ’断面
図、第２図ａは従来技術によるＴＦＴアレイの平面図、
第２図すは従来技術によるＴＦＴアレイの等価回路図、
第３図ａは従来技術による別のＴＦＴアレイの平面図、
第３図すは、従来技術による別のＴＦＴアレイの等価回
路図、第３図Ｃは従来技術によるＴＦＴアレイのＢ−Ｂ
’断面図、第４図は本発明によるＴＦＴアレイの別の一
実施例の平面図をそれぞれ示す。 １ ・ ・ ２・ ◆ ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８・ ・ ・第１トランジスタ ・第２トランジスタ ・コンデンサ ◆Ｇ１−１ ・Ｇｉ ・Ｄｊ ・Ｐｉ−１ ・Ｐｉ ９・ ・ ・Ｐｉ＋１ １０・ ・ ・半導体層 １１ ・ ・絶縁層 １２・ ・ ・絶縁基板 以 上
Claims (1)
- （１）隣接するゲートラインのうち、少なくとも一方の
ゲートラインと画素との間にコンデンサを有する薄膜ト
ランジスタアレイに於て、コンデンサを構成する半導体
層と、前記画素に隣接するドレインラインのうち少なく
とも一方のドレインラインと前記ゲートラインとの間に
挟持された絶縁層及び半導体層のうちの該半導体層とが
連続していることを特徴とする薄膜トランジスタアレイ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057462A JPH03257970A (ja) | 1990-03-08 | 1990-03-08 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057462A JPH03257970A (ja) | 1990-03-08 | 1990-03-08 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257970A true JPH03257970A (ja) | 1991-11-18 |
Family
ID=13056347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057462A Pending JPH03257970A (ja) | 1990-03-08 | 1990-03-08 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495827B1 (ko) * | 1996-04-16 | 2005-09-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스회로및표시장치 |
-
1990
- 1990-03-08 JP JP2057462A patent/JPH03257970A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495827B1 (ko) * | 1996-04-16 | 2005-09-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스회로및표시장치 |
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